3次元階層型メモリアレー技術を用いたStacked-SGT DRAM
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概要
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本論文で提案したStacked-Surrounding Gate Transistor(S-SGT)DRAMは複数のSGT型セルを垂直に積み上げることにより形成される.このS-SGT DRAMは, 新しい3次元階層型メモリアレー技術によって実現されている.4セル積層したS-SGT DRAMは1セル当りの面積を1.44F^2まで小さくできる.これに対し, Normal DRAMの面積は12F^2と, はるかに大きい.以上のことから, 3次元階層型メモリアレー技術が, 将来の大容量DRAMに適していることを定量的に明らかにした.
- 1998-05-25
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