次世代超高集積DRAMの為の新しい三次元メモリアレイアーキテクチャ
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概要
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三次元メモリアレイアーキテクチャは二次元アレイマトリクス上に、複数のセルを垂直方向に直列に積み上げることにより実現される。同一デザインルールを用い、かつ、1本のビット線上にあるメモリセル数が1K個の場合を考えると、本提案のアーキテクチャを用いたDRAMにおける全ビットライン負荷容量は、従来のDRAMの約37%にまで削減することができる。さらに、本提案のアーキテクチャを用いた1M-bit DRAMにおいては、同一デザインルールの比較において、そのメモリアレイ面積を従来のDRAMの約11.5%まで縮小することが可能である。以上の事より、本論文は、本提案の三次元メモリアレイアーキテクチャの優位性について明らかにする。
- 1998-07-24
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