SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
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概要
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SOI上のキャパシタレスDRAMセル、あるいはFloating Body Cell(FBC)と呼ばれているセルを使った128MビットDRAMの設計について報告する。FBCはチャージポンピング現象の影響でWLサイクル毎に"1"セルのデータリストアが必要であり、ビット線毎にセンスアンプを設ける設計を行った。これらセンスアンプを選択と非選択で動作モードを変えて非対称に駆動することで、対称駆動に比べて平均で約50%の動作電流の削減を行えることを見出した。更に、ダミーセルで作られる基準電流のバラツキを抑え、センス余裕を拡大させるために128個の"1"セルと128個の"0"セルの電流を平均化するダミーセル方式を採用した。これにより、高密度DRAMの歩留まりを確保出来る信号量を保証しつつ、tRAC=18.5nsのアクセスタイムを実現出来ることをモンテカルロシミュレーションにより示す。
- 社団法人電子情報通信学会の論文
- 2005-04-07
著者
-
初田 幸輔
株式会社東芝セミコンダクター社半導体研究開発センター
-
浜本 毅司
(株)東芝セミコンダクター社
-
渡辺 重佳
(株)東芝技術企画室
-
篠 智彰
(株)東芝マイクロエレクトロニクス研究所
-
渡辺 重佳
(株)東芝 セミコンダクター社
-
初田 幸輔
(株)東芝セミコンダクター社soc研究開発センター
-
中島 博臣
(株)東芝セミコンダクター社SoC研究開発センター
-
南 良博
(株)東芝セミコンダクター社SoC研究開発センター
-
東 知輝
東芝マイクロエレクトロニクス(株)
-
藤田 勝之
(株)東芝セミコンダクター社SoC研究開発センター
-
大澤 隆
(株)東芝セミコンダクター社SoC研究開発センター
-
森門 六月生
(株)東芝セミコンダクター社SoC研究開発センター
-
井納 和美
(株)東芝セミコンダクター社SoC研究開発センター
-
篠 智彰
(株)東芝セミコンダクター社半導体研究開発センター
-
大澤 隆
(株)東芝セミコンダクター社半導体研究開発センター
-
藤田 勝之
Center For Semiconductor R&d Toshiba Corporation
-
中島 博臣
(株)東芝セミコンダクター社半導体研究開発センター
-
大澤 隆
(株)東芝 セミコンダクター社 半導体研究開発センター
-
南 良博
(株)東芝セミコンダクター社半導体研究開発センター
-
渡辺 重佳
(株)東芝 Ulsi研究所
-
篠 智彰
(株)東芝セミコンダクター社soc研究開発センター
-
篠 智彰
(株)東芝 研究開発センター 先端半導体デバイス研究所
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