FBCを用いた333MHzランダムサイクルDRAM(プロセッサ, DSP, 画像処理技術及び一般)
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概要
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FBC(Floating Body Cell)を用いたDRAMは高速読み出し動作において1T1C-DRAMに比べていくつかの有利な点を持っているということに注目し、高速なランダムサイクル時間(t_<RC>)実現を検討した。ここでは2セル/ビットでの動作を前提として、センスアンプを対称化しカレントミラー比を変えた時の信号増幅時間を見ることによってより高速でバラツキに強い回路の設計条件を見つけ出した。その最適化されたセンスアンプを採用することで、ワースト条件下のシミュレーションによりt_<RC>=3nsが実現できることを確認し、FBC-DRAMが333MHz読み出し動作可能なメリであることを示唆した。FBCはスケーラブルでありセルサイズが小さいということを考えると、従来のeDRAM/eSRAMの置き換えとして十分期待できるセルであり、オンチップキャッシュやゲーム用メモリなどの高速で高密度なメモリとして幅広い用途が考えられる。
- 社団法人電子情報通信学会の論文
- 2005-10-13
著者
-
初田 幸輔
株式会社東芝セミコンダクター社半導体研究開発センター
-
初田 幸輔
(株)東芝セミコンダクター社soc研究開発センター
-
藤田 勝之
(株)東芝セミコンダクター社SoC研究開発センター
-
大澤 隆
(株)東芝セミコンダクター社SoC研究開発センター
-
大澤 隆
(株)東芝セミコンダクター社半導体研究開発センター
-
藤田 勝之
Center For Semiconductor R&d Toshiba Corporation
-
大澤 隆
(株)東芝 セミコンダクター社 半導体研究開発センター
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