TIS(Trench-Isolated-transistor using Side wall gate)を用いたギガビットDRAMのゲート絶縁膜信頼性の解析
スポンサーリンク
概要
- 論文の詳細を見る
メモリセルのトランスファーゲートトランジスタだけでなくロウデコーダ等のコア回路部分にTISを導入したギガビットDRAMのゲート絶縁膜信頼性の向上効果を定量的に見積もった.TISの導入により,DRAMを構成するトランジスタの信頼性を従来の平面トランジスタを用いた場合と比較して約1.5世代分改善できる.
- 社団法人電子情報通信学会の論文
- 1999-11-25
著者
関連論文
- 1トランジスタ/1キャパシタ型及びGAINセル型Chain FRAMの設計法
- 高速不揮発性メモリChain FRAMの設計法
- 高速、高密度Chain FRAMの設計
- 大容量・高バンド幅DRAMを実現する電源ノイズ低減法
- 低消費電力DRAMを実現する1/4 Vccビット線振幅方式
- 超低スタンドバイ電流DRAMの検討
- SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
- SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM
- 高速、低消費電力、高信頼ULSIの設計手法
- セル面積 0.29μm^2 を実現したトレンチ型 DRAM セル技術