周辺回路の歩留りを考慮したギガビットDRAMの最適冗長回路設計法
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概要
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GビットレベルのDRAMではセルアレー,コア回路以外のセルアレーの駆動信号の発生回路,各I/Oを駆動する制御回路等の周辺回路部分の歩留りが問題となることを定量的に示した.その歩留り改善のためにはスペア回路方式が有効である.
- 社団法人電子情報通信学会の論文
- 1999-11-25
著者
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