薄膜SOI素子におけるソース/ドレイン間リーク電流の解析
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概要
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薄膜SOI素子における素子分離法としては、そのプロセスの簡便さによりLOCOS法が多く用いられている。しかし、薄膜SOI素子にLOCOS法を適用した場合、デバイス作成領域に大きな応力が誘起され、結晶欠陥が発生、その結果、素子のリーク電流増大に繋がるという問題がある。従って、LOCOS法を適用する際には、この点に注意し、そのプロセス条件設定を行う必要がある。本報告ではLOCOS酸化に起因するソース/ドレイン間リーク電流の発生メカニズムを考察し、埋め込み酸化膜厚がこのリーク電流に対し重要なパラメータであることを示す。
- 社団法人電子情報通信学会の論文
- 1998-02-19
著者
-
篠 智彰
(株)東芝マイクロエレクトロニクス研究所
-
渡辺 重佳
(株)東芝 セミコンダクター社
-
山田 敬
(株)東芝セミコンダクター社soc研究開発センター
-
川中 繁
株式会社東芝セミコンダクター社半導体研究開発センター
-
渡辺 重佳
東芝研究開発センター
-
山田 敬
東芝研究開発センター
-
川中 繁
東芝研究開発センター先端半導体デバイス研究所
-
恩賀 伸二
東芝研究開発センター先端半導体デバイス研究所
-
岡田 多佳子
東芝研究開発センター先端半導体デバイス研究所
-
篠 智彰
東芝研究開発センター先端半導体デバイス研究所
-
寺内 衛
東芝研究開発センター先端半導体デバイス研究所
-
吉見 信
東芝研究開発センター先端半導体デバイス研究所
-
篠 智彰
(株)東芝セミコンダクター社半導体研究開発センター
-
吉見 信
SOITEC Asia
-
川中 繁
東芝 システムLSI開発センター
-
吉見 信
東芝 Soc研開セ
-
川中 繁
東芝研究開発センターデバイスプロセス開発センター高性能cmosデバイス技術開発部
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