TISを用いたギガビットDRAMの設計法
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概要
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次世代のギガビットDRAMでは、チップを構成するMOSトランジスタの信頼性確保が従来以上に必要となる。トランジスタの信頼性の中で従来特に問題となったのはセルのトランスファーゲートのTDDB(Time-Dependent Dielectric Breakdown)耐圧である。サブスレッショルドリークを防ぎつつ、セル用のコンデンサに電源電圧まで十分に電圧を書き込むためには、セルのトランスファーゲートに印可される電界は1Gビットレベルでは信頼性の限界である4MV/cmを越えてしまう可能性がある(図1)。更に1Gビットレベルになるとセルのトランスファーゲートだけではなくコア回路部もトランジスタの信頼性を考慮しなくてはならなくなる。特にセル情報を増幅するセンスアンプ回路の中のビット線間をイコライズするトランジスタのように動作時にソース電位が電源電圧の半分まで充電されるためしきい値の基板バイアス効果が効き、しかもイコライズを完全に行うためゲート電圧をイコライズ電圧プラスしきい値電圧以上とかなり高くまで上げなければならない物では、ゲートに印可される電界値は1Gビットで4MV/cmに近ずいてしまう(図1)問題がある。本稿ではこれらトランジスタの信頼性の問題を解決出来る新方式、つまり従来の平面型トランジスタの代わりにチップのほぼ全面でTIS(Trench-Isolated Transistor using Sidewall Gate)(1)を用いた新しいGビットDRAMの設計法について述べる。
- 社団法人電子情報通信学会の論文
- 1996-03-11
著者
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