周辺回路の歩留りを考慮したギガビットDRAMの設計法
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概要
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DRAMの大容量化における重要な課題として冗長回路による歩留り向上がある。256kビットレベルでセルアレイ部救済のためにスペアロウ/スペアカラムの冗長回路が導入されて以来, その方式は最適化されセンスアンプ, デコーダの救済も可能となり, 256Mビットレベルではスタンドバイ電流の低減のために新たにスペアセルアレイを導入する方式も提案されている。DRAMが更にギガピットレベルまで大容量化されると, 新たに周辺回路の歩留りまで考慮する必要性が有るにもかかわらず, 定量的な議論は過去ほとんど無かった。今回M〜GビットレベルのDRAMのセルアレイ部, コア回路部以外の周辺回路部の歩留りをセルアレイ部と比較する形で定量的に見積もった。
- 社団法人電子情報通信学会の論文
- 1997-03-06
著者
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