ハイブリッド・ゲート構造(NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI)を有する高性能サブ35nmバルクCMOSFET : ハイブリッド・ゲート構造(低電圧/低消費電力技術,新デバイス・回路とその応用)
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概要
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本論文では新しい歪み技術である不純物閉じ込め層(DCL)をNMOSに、2層のNiフルシリサイド(Ni-FUSI)をPMOSにそれぞれ用いたハイブリッドゲート構造について報告する。DCL技術はIEDM2007において我々が報告した歪印加効果が大きいストレス・メモリー(SMT)に属する手法である。2層Ni-FUISIはFLA(フラッシュ・ランプ・アニール)を用いてPMOSゲートのみに選択的に形成した。結果として、PMOSの実効酸化膜換算膜厚の薄膜化による飽和電流の向上、仕事関数差によるしきい値変動からRoll-off特性の向上が得られた。またNMOSに関してもFLAによる不純物の活性化、実効酸化膜換算膜厚の多少の薄膜化による飽和電流の向上、ハローの不活性化抑制によるRoll-off特性の向上が得られた。性能としては|V_d|=1.0VにおいてnMOSFET、pMOSFETで1255/759μA/μmが得られた。
- 社団法人電子情報通信学会の論文
- 2008-07-10
著者
-
杉井 寿博
(株)富士通研究所
-
福留 秀暢
富士通マイクロエレクトロニクス株式会社
-
保坂 公彦
富士通マイクロエレクトロニクス株式会社
-
籾山 陽一
富士通マイクロエレクトロニクス株式会社
-
佐藤 成生
富士通マイクロエレクトロニクス株式会社
-
杉井 寿博
富士通マイクロエレクトロニクス株式会社
-
池田 圭司
(株)富士通研究所
-
池田 圭司
半導体miraiプロジェクト 技術研究組合 超先端電子技術開発機構(mirai-aset)
-
大田 裕之
富士通研究所
-
川村 和郎
富士通マイクロエレクトロニクス
-
福留 秀暢
富士通研究所
-
田島 貢
富士通マイクロエレクトロニクス
-
岡部 堅一
富士通マイクロエレクトロニクス
-
池田 圭司
富士通研究所
-
保坂 公彦
富士通研究所
-
籾山 陽一
富士通研究所
-
佐藤 成生
富士通研究所
-
杉井 寿博
富士通研究所
-
岡部 堅一
富士通株式会社
-
田島 貢
富士通株式会社
-
大田 裕之
富士通研究所、あきる野テクノロジセンター
-
杉井 寿博
富士通研究所 デバイス開発部
-
佐藤 成生
富士通研究所先端cmos開発部
-
籾山 陽一
富士通(株)
-
福留 秀暢
富士通マイクロエレクトロニクス
-
杉井 寿博
富士通マイクロエレクトロニクス
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