招待講演 システムLSI混載用STT-MRAMの高性能化とBEOLへのインテグレーション (集積回路)
スポンサーリンク
概要
- 論文の詳細を見る
- 2012-08-02
著者
関連論文
- トランジスタ領域毎に最適化された複数歪技術を用いる45nm高性能・低リークバルクロジックプラットフォーム技術(IEDM(先端CMOSデバイス・プロセス技術))
- プロセス最適化によるSiGeソース・ドレインPMOSFETの性能向上
- Sub-30nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法(低電圧/低消費電力技術、新デバイス・回路とその応用)
- デカボランイオン注入による損傷の形成とその増速拡散への影響
- ハイブリッド・ゲート構造(NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI)を有する高性能サブ35nmバルクCMOSFET : ハイブリッド・ゲート構造(低電圧/低消費電力技術,新デバイス・回路とその応用)
- トランジスタ領域毎に最適化された複数歪技術を用いる45nmノード高性能・低リークバルクロジックプラットフォーム技術
- 不純物閉じ込め層(DCL)を有するサブ40nm高性能CMOS特性(IEDM(先端CMOSデバイス・プロセス技術))
- 65nmノード用高性能25nm CMOS技術
- 65nmノード用高性能25nm CMOS技術(IEDM特集:先端CMOSデバイス・プロセス技術)
- 32nm世代以降の高信頼多層配線に向けた超薄膜バリア技術(配線・実装技術と関連材料技術)
- 極薄トンネル酸化膜を有するフローティングゲートメモリ : ダイレクトトンネルメモリ(DTM)
- ハイブリッド・ゲート構造(NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI)を有する高性能サブ35nmバルクCMOSFET : ハイブリッド・ゲート構造(低電圧/低消費電力技術,新デバイス・回路とその応用)
- Sub-30nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法(低電圧/低消費電力技術、新デバイス・回路とその応用)
- 極薄Si直接窒化・酸化ゲート絶縁膜の評価
- NCSを用いた多層配線技術(低誘電率層間膜,配線材料及び一般)
- 窒化酸化膜緩衝層を用いた改良LOCOS (ON-LOCOS) 素子分離技術
- Ta_2O_5/SiO_2をゲート絶縁膜に用いた微細nMOSFETの試作
- 高濃度チャネルとカウンタドープを用いたサブ0.1μmSOI-MOSFET
- ディープサブミクロンCMOSインバータの遅延時間削減への検討
- ダブルゲートSOI-MOSFETのスケーリング理論に基づく伝搬遅延時間の解析
- 65nm node以降へ向けたNCS/Cu多層配線
- 有機酸ドライクリーニングによるコンタクトビア形成による歩留まり・信頼性の向上
- 不揮発性メモリ・ユニポーラ型ReRAMの90nm世代における回路動作の提案
- Cu/ポーラスLow-k多層配線におけるバリアメタル酸化の評価
- 招待講演 システムLSI混載用STT-MRAMの高性能化とBEOLへのインテグレーション (シリコン材料・デバイス)
- 招待講演 システムLSI混載用STT-MRAMの高性能化とBEOLへのインテグレーション (集積回路)
- 招待講演 混載SRAM置き換え用STT-MRAMの高性能化とインテグレーション (集積回路)