ディープサブミクロンCMOSインバータの遅延時間削減への検討
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概要
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本報告では、試作した0.15μmCMOSリングオシレータの遅延時間の占める名寄生素子の影響を回路シミュレーションから定量的に示し、遅延時間の削減にはドレイン電流の増加が最も効果的であることを示した。そのために我々はRTAによる実効チャネル長の最適化を行い、20ps台の遅延時間が期待できることを述べた。
- 社団法人電子情報通信学会の論文
- 1994-07-27
著者
-
奈良 安雄
半導体先端テクノロジーズ(Selete)
-
後藤 賢一
富士通株式会社 次世代lsi開発事業部
-
杉井 寿博
(株)富士通研究所
-
山崎 辰也
富士通・半導体プロセス開発部
-
山崎 辰也
(株)富士通研究所
-
後藤 賢一
(株)富士通研究所
-
杉井 寿博
富士通研究所
-
奈良 安雄
富士通研究所
-
杉井 寿博
富士通研究所 デバイス開発部
-
山崎 辰也
富士通研究所
-
出浦 学
富士通研究所
-
後藤 賢一
富士通研究所
-
深野 哲
富士通研究所
-
深野 哲
富士通研究所、ulsiプロセス研究部
-
杉井 寿博
富士通マイクロエレクトロニクス
-
杉井 寿博
富士通
-
奈良 安雄
(株)富士通研究所
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