Sub-30nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法(低電圧/低消費電力技術、新デバイス・回路とその応用)
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概要
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我々はゲート幅方向へ傾斜させた平行エクステンション注入によりnMOSFETのV_<th>ばらつきが15%低減することを初めて実証した。また、2次元キャリア分布計測技術等により、平行エクステンション注入を行うとゲートLERに起因したエクステンション端揺らぎが平滑化することがわかった。実効チャネル長揺らぎが減少するお陰でpMOSFET並みのV_<th>ばらつきを持つゲート長20nmのnMOSFETを動作することが可能になった。
- 2009-07-09
著者
-
杉井 寿博
(株)富士通研究所
-
福留 秀暢
富士通マイクロエレクトロニクス株式会社
-
堀 陽子
富士通クオリティ・ラボ株式会社
-
保坂 公彦
富士通マイクロエレクトロニクス株式会社
-
籾山 陽一
富士通マイクロエレクトロニクス株式会社
-
佐藤 成生
富士通マイクロエレクトロニクス株式会社
-
杉井 寿博
富士通マイクロエレクトロニクス株式会社
-
籾山 陽一
富士通(株)
-
福留 秀暢
富士通マイクロエレクトロニクス
-
杉井 寿博
富士通マイクロエレクトロニクス
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