ダブルゲートSOI-MOSFETのスケーリング理論に基づく伝搬遅延時間の解析

スポンサーリンク

概要

• 論文の詳細を見る

• スケーリング理論に従って、サブスレショルド係数を理想値に保ったまま、ダブルゲート(DG)SOI-MOSFETを縮少していった時に得られる伝搬遅延時間(t_pd>)の評価を行なった。DGSOI-MOSFETの実験データより導出した移動度モデルを組み込んだデバイス回路結合シミュレータを用いてt_pd>の解析を行ない、ゲート長0.1μmで6.2ps、0.05μmで最小値3.4psという値を得た。この結果はDGSOI-MOSFETがバルクMOSFETのスケーリング限界を越え、ゲート長0.1μm以下で高速動作するデバイス構造であることを裏付けるものである。

• 社団法人電子情報通信学会の論文
• 1993-09-17

著者

• 杉井 寿博

  (株)富士通研究所

• 杉井 寿博

  富士通マイクロエレクトロニクス株式会社

• 杉井 寿博

  富士通研究所

• 杉井 寿博

  富士通研究所 デバイス開発部

• 鈴木 邦広

  富士通研究所

• 戸坂 義春

  富士通研究所

• 杉井 寿博

  富士通マイクロエレクトロニクス

関連論文

• トランジスタ領域毎に最適化された複数歪技術を用いる45nm高性能・低リークバルクロジックプラットフォーム技術(IEDM(先端CMOSデバイス・プロセス技術))
• プロセス最適化によるSiGeソース・ドレインPMOSFETの性能向上
• Sub-30nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法(低電圧/低消費電力技術、新デバイス・回路とその応用)
• デカボランイオン注入による損傷の形成とその増速拡散への影響
• ハイブリッド・ゲート構造(NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI)を有する高性能サブ35nmバルクCMOSFET : ハイブリッド・ゲート構造(低電圧/低消費電力技術,新デバイス・回路とその応用)
• トランジスタ領域毎に最適化された複数歪技術を用いる45nmノード高性能・低リークバルクロジックプラットフォーム技術
• 不純物閉じ込め層(DCL)を有するサブ40nm高性能CMOS特性(IEDM(先端CMOSデバイス・プロセス技術))
• 65nmノード用高性能25nm CMOS技術
• 65nmノード用高性能25nm CMOS技術(IEDM特集:先端CMOSデバイス・プロセス技術)
• 32nm世代以降の高信頼多層配線に向けた超薄膜バリア技術(配線・実装技術と関連材料技術)
• 極薄トンネル酸化膜を有するフローティングゲートメモリ : ダイレクトトンネルメモリ(DTM)
• ハイブリッド・ゲート構造(NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI)を有する高性能サブ35nmバルクCMOSFET : ハイブリッド・ゲート構造(低電圧/低消費電力技術,新デバイス・回路とその応用)
• 低待機時消費電力、90-nm、HfO2ゲート絶縁膜MOSFET
• 低待機時消費電力、90-nm、Hf02ゲート絶縁膜 MOSFET
• Sub-30nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法(低電圧/低消費電力技術、新デバイス・回路とその応用)
• インバータ特性電流を用いた低消費電力CMOS回路用デバイス設計
• メタルオーバーゲート構造を用いた低電力・高周波SOI-DTMOS
• 高傾斜角インジウム注入技術を用いるサブ100nm nMOSFETのチャネル制御技術〔含 英文〕 (新しい地球環境と豊かなネットワーク社会を生み出す半導体技術) -- (セッション8 先端デバイス技術--限りなき微細化・高機能化への挑戦)
• サブ0.1μmCMOS技術 (特集 21世紀に向けた研究開発)
• 微細MOSデバイスにおけるオーバーラップ容量の影響
• 低Vth設計・低電圧動作によるCMOSデバイスの低消費電力化
• Tox,VdスケーリングによるCMOSデバイスの低消費電力化
• 極薄Si直接窒化・酸化ゲート絶縁膜の評価
• 酸窒化ゲート絶縁膜を用いたPMOSの不均一なボロンの熱抜け
• 窒化酸化膜緩衝層を用いた改良LOCOS (ON-LOCOS) 素子分離技術
• 浅いソース・ドレイン接合をもつ微細pMOSFETの特性
• 浅いソース・ドレイン接合をもつ微細pMOSFETの特性
• Ta_2O_5/SiO_2をゲート絶縁膜に用いた微細nMOSFETの試作
• 高濃度チャネルとカウンタドープを用いたサブ0.1μmSOI-MOSFET
• ディープサブミクロンCMOSインバータの遅延時間削減への検討
• ダブルゲートSOI-MOSFETのスケーリング理論に基づく伝搬遅延時間の解析
• サブ100nm世代のトランジスタと多層配線技術 (特集:研究開発最前線) -- (情報通信インフラを支える最先端テクノロジ)
• JEITAにおけるソフトエラー測定ガイドライン作成活動報告 : メモリにおけるソフトエラー測定法の標準化(新メモリ技術,メモリ応用技術,一般)
• 有機酸ドライクリーニングによるコンタクトビア形成による歩留まり・信頼性の向上
• 高速,低電圧動作のためのディープサブミクロンCMOSデバイス技術(ディープサブミクロンMOSトランジスタ技術小特集)
• 不揮発性メモリ・ユニポーラ型ReRAMの90nm世代における回路動作の提案
• テール関数に基づくイオン注入データベース(先端CMOS及びプロセス関連技術)
• 微細MOSFETのスケーリング理論
• 微細MOSFETのスケーリング理論
• ダブルゲートSOI MOSFETの動作理論および特性
• 招待講演 システムLSI混載用STT-MRAMの高性能化とBEOLへのインテグレーション (シリコン材料・デバイス)
• 招待講演 システムLSI混載用STT-MRAMの高性能化とBEOLへのインテグレーション (集積回路)
• 招待講演 混載SRAM置き換え用STT-MRAMの高性能化とインテグレーション (集積回路)
• [パネルディスカッション]デバイス・回路技術者協議 : ゲートリーク問題は誰が解くか?(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• [パネルディスカッション]デバイス・回路技術者協議 : ゲートリーク問題は誰が解くか?(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• システムLSI混載用STT-MRAMの高性能化とBEOLへのインテグレーション(不揮発メモリ,低電圧/低消費電力技術,新デバイス・回路とその応用)
• システムLSI混載用STT-MRAMの高性能化とBEOLへのインテグレーション(不揮発メモリ,低電圧/低消費電力技術,新デバイス・回路とその応用)
• 混載SRAM置き換え用STT-MRAMの高性能化とインテグレーション(先端メモリ)
• STT-MRAMの特性改善に向けたダミーフリー層と2重トンネル接合を有する新しいMTJ(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)

もっと見る 閉じる

スポンサーリンク