Sub-50nm MOSFETにおけるポリゲート起因キャリア分布ばらつきの抑制(<特集>IEDM(先端CMOSデバイス・プロセス技術))
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概要
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ゲート電極においてランダムに配向・回転しているポリSi粒がサブ50-nm MOSFETの横方向キャリア分布へ及ぼす影響を直接観察と電気的測定を用いて評価した。非晶質Siゲートを用いることでランダムなポケット注入抜けを抑制したので、閾値電圧(V_<th>)ロールオフ特性が7nm改善し、V_<th>ばらつきが26%減少した。同時に、実効移動度も40%増加した。
- 社団法人電子情報通信学会の論文
- 2007-01-19
著者
-
森岡 博
富士通(株)
-
青山 敬幸
(株)半導体先端テクノロジーズ
-
福留 秀暢
富士通マイクロエレクトロニクス株式会社
-
籾山 陽一
富士通マイクロエレクトロニクス株式会社
-
久保 智裕
富士通株式会社
-
田島 貢
富士通株式会社
-
森岡 博
富士通株式会社
-
福留 秀暢
株式会社富士通研究所
-
籾山 陽一
株式会社富士通研究所
-
吉田 英司
株式会社富士通研究所
-
青山 敬幸
株式会社富士通研究所
-
吉田 英司
富士通研究所
-
籾山 陽一
富士通(株)
-
福留 秀暢
富士通マイクロエレクトロニクス
-
青山 敬幸
株式会社富士通研究所:(現)selete
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