Tox,VdスケーリングによるCMOSデバイスの低消費電力化
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概要
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CMOSデバイスの低消費電力化がクローズアップされている。ゲート長を変えずに低消費電力化を実現する手法の一つとして、ゲート酸化膜厚(Tox)と電源電圧(Vd)のみをスケーリングするTox,Vdスケーリングが提案されている。しかし、このスケーリングでは、Toxを薄膜化するため次段のゲート容量増加に起因して消費電力が増加し、単にVdを下げた場合(Vd スケーリング)に比べ有為性を示せるCw(配線容量)とCload(配線容量+次段のゲート容量)の比の範囲に制限があると考えられる。本報告では、NANDゲートを用いて上記観点からSPICE上で検討し、Tox,VdスケーリングがVdスケーリングに対して有為性を示せる回路条件(Cw/Cload)は約Cw/Cload-50%以上であることを明らかにした。
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
-
杉井 寿博
(株)富士通研究所
-
籾山 陽一
富士通マイクロエレクトロニクス株式会社
-
杉井 寿博
富士通マイクロエレクトロニクス株式会社
-
杉井 寿博
富士通研究所
-
井上 淳樹
(株)富士通研究所
-
籾山 陽一
(株)富士通研究所
-
立岡 真人
(株)富士通研究所
-
籾山 陽一
富士通(株)
-
杉井 寿博
富士通
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