低振幅チャージ再利用型低電力SOI加算器

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概要

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LSIの低電力化のためには、電源電圧の低減が有効であることが良く知られている。しかしながら、電源電圧の低減は回路速度の大幅な低減を招く。トランジスタの閾値電圧の低減は速度劣化を若干改善するが、大幅なリーク電流の増加という欠点を持つ。本報告書では、相補型パストランジスタ論理を低振幅電圧で駆動し、電荷再利用を併用することにより低電力化できる回廊方式を提案する。本方式では、電源電圧を低減せず、電圧振幅のみを低減して、回路速度を保ったまま低電力化する。本方式を採用した32ビットの加算器を速度、消費電力の点から評価した結果、従来型CLA加算器と比較して遅延電力積で約53%の改善が見られることがわかった。また、多段パストランジスタゲートのボディ効果による速度劣化をSOIデバイスにより低減できることを示した。
社団法人電子情報通信学会の論文
2001-07-26

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