PLT(Partial Low Threshold)-CMOSを用いた低消費電力技術

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概要

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• 新しい低消費電力技術としてPLT(Partial Low Threshold)-CMOSを提唱する。PLT-CMOSは閾値の異なる2種類のトランジスタを用いたセルで構成され、面積オーバーヘッドなしに低電圧下での高速動作とスタンバイモードでのリーク電流抑止を実現する。既存のゲートレベルネットリストをリマッピングして新しいネットリストを生成するため、既存のCADフローをほとんど変更せずにインプリメントできる。0.25μm Dual Vth CMOSプロセスを用いた16x16b積和器のシミュレーションの結果、従来の積和器に比べて24%の消費電力削減効果があることがわかった。

• 社団法人電子情報通信学会の論文
• 1998-06-19

著者

• 大江 良一

  (株)富士通研究所システムlsi開発研究所

• 松永 祐介

  (株)富士通研究所

• 井上 淳樹

  (株)富士通研究所

• 柏倉 正一郎

  (株)富士通研究所

• 塩田 哲義

  (株)富士通研究所

• 柴本 亘

  (株)富士通研究所

• 柴本 亘

  富士通株式会社

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