500MHz 288Kb On-chip Cache向けCMOS SRAM macro

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概要

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0.25μmCMOSテクノロジを用い、500MHzで動作する288kbオンチップキャッシュに最適なSRAMを開発した。特に、メモリセルは新たにローカルインターコネクト技術とセルフアライン技術を用いることにより、高集積化と高性能化を達成した。セルサイズは9.9μm^2、クロックアクセスは2nsである。また、オンチップキャッシュの求められる語構成の異なるマクロ開発に対応するため2ステージクロックジェネレータを用いた設計手法により各種語構成を簡単に開発できるようにした。さらに、ビット線を電源線でシールドしたレイアウトにより、メモリ上に2層の信号配線通過層を実現した。
社団法人電子情報通信学会の論文
1996-05-23

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