低待機時消費電力、90-nm、Hf02ゲート絶縁膜 MOSFET

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概要

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• We have fabricated 55-nm poly-Si gated n- and p-MOSFETs with HfO_2 gate dielectric of 3-nm physical thickness deposited by atomic layer deposition (ALD). Conventional CMOS process was used with high-temperature S/D anneal of age; 1000℃, cobalt-silicide and pocket implant. The devices showed very promising characteristics for low standby power applications due to drastic reduction of gate leakage current.

• 社団法人電子情報通信学会の論文
• 2002-08-15

著者

• 中村 友二

  富士通研究所

• 杉井 寿博

  富士通研究所

• ピディン S.

  富士通株式会社 次世代LSI開発事業部

• 入野 清

  富士通研究所

• ピディン セルゲイ

  富士通(株)次世代lsi開発事業部

• ピディン セルゲイ

  富士通研究所 デバイス開発部

• 森崎 祐輔

  富士通研究所 デバイス開発部

• 入野 清

  株式会社富士通研究所 Cプロジェクト部

• 杉井 寿博

  富士通研究所 デバイス開発部

• 中村 友二

  富士通研究所 デバイス開発部

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