高速,低電圧動作のためのディープサブミクロンCMOSデバイス技術(<小特集>ディープサブミクロンMOSトランジスタ技術小特集)

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概要

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• 1GHzLogic,1GビットDRAM,1Gトランジスタ数の集積回路とゲート長0.2μm以下のCMOS技術はギガの時代と言われている.しかしながら,ギガの周波数やギガの個数のMOSを集積するには単位面積当たりの消費電力の問題は避けて通れない.この問題に電源電圧の低下で対応するのが一般的である. しかしディープサブミクロンMOSでは,基本ゲート遅延が電源電圧の低下に対して劣化しにくいものの配線負荷のような電流の絶対値が問題になる場合には,寄生素子の削減と共に,低いしきい値(V_<th>)をウェーハ面内にバラツキなく設定する必要がある. しかしそのためには,ショートチャネル効果やホットキャリヤといった信頼性の問題を避けて通れない.本論文は,寄生抵抗を低減するコバルトサリサイドプロセスとソースドレーンのシャーローエクステンション構造について述べる.またバラツキが少なく低いV_<th>の設定が,ダブルサイドウォールプロセスとカウンタドーズプロセスの併用により可能であることを示す.以上のプロセスにより,低寄生抵抗,低V_<th>のデイープサブミクロンCMOSが作製可能であることを示す.

• 1996-06-25

著者

• 後藤 賢一

  富士通株式会社 次世代lsi開発事業部

• 杉井 寿博

  (株)富士通研究所

• 山崎 辰也

  富士通・半導体プロセス開発部

• 山崎 辰也

  (株)富士通研究所

• 後藤 賢一

  (株)富士通研究所

• 杉井 寿博

  富士通研究所

• 倉田 創

  (株)富士通研究所 基盤技術研究所

• 出浦 学

  富士通研究所

• 杉井 寿博

  富士通

• 奈良 安雄

  (株)富士通研究所

• 出浦 学

  (株)富士通研究所

• 大竹 文雄

  (株)富士通研究所

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