マルチVth 0.35μm CMOSテクノロジ 1V 50MHz 15mW 32Kb SRAM
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概要
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新規回路のHigh-Vthでリーク電流が無く、4nsのスピードのスプリットレベル・センスアンプ、それにつながるフィードフォワードのレベルクランプをおこなったDOUTバッファ、ゲートをブーストしたnMOSビット線ロード、及びビット線にカップリングさせて書き込み時のビット線電流を削減するBCGC回路について報告する。ワード線はブーストしてセル読出電流をかせぎ、パルスワードとして消費電力を減らした.1V 動作でマクロTAAは14ns、消費電流は15mAであった。
- 社団法人電子情報通信学会の論文
- 1996-06-20
著者
-
若山 繁俊
富士通研究所システムLSI開発研究所
-
若山 繁俊
(株)富士通研究所
-
助川 和雄
富士通株式会社
-
川嶋 将一郎
富士通研究所
-
助川 和雄
富士通・半導体プロセス開発部
-
島内 由紀
富士通研究所
-
壷井 修
富士通・半導体プロセス開発部
-
山崎 辰也
富士通・半導体プロセス開発部
-
島内 由紀
(株)富士通研究所システムLSI開発研究所LSIテクノロジ研究部
-
川嶋 将一郎
富士通マイクロエレクトロニクス・システムマイクロ事業部
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