組込み向け4-way VLIWプロセッサにおけるキャッシュ制御ユニットの高性能化技術

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概要

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組込み用途向け4-way VLIWプロセッサを開発した。VLIWアーキテクチャは高並列なためデュアルフェッチ及びデュアルロ-ド機構を採用した。これによりコアからのフェッチ要求やロード要求を2個同時に実行することができる。デュアルフェッチにより分岐予測ヒット時は分岐ペナルティを無くす事ができた。デュアルロードによりロード命令の平均実行サイクル数を約28.5%削減することができた。また、ノンブロッキング制御を行うことにより、キャッシュミスヒット時も後続のロードまたはストア命令を発行することができる。これによりキャッシュミスヒットした時のミスペナルティによる性能低下を削減することができた。
社団法人電子情報通信学会の論文
2000-05-05

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