一時記憶バッファ構成によるDRAMロウサイクル時間の高速化

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概要

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DRAMロウサイクル時間の大幅な削減を図るために、一時記憶バッファ構成を有するDRAMを提案する。本DRAMは3つの技術から構成されている。(1)一時記憶バッファを設けることで、ロウサイクル時間からリストア時間を取り除く。(2)パイプライン動作を適用することで、ロウサイクル時間からプリチャージ時間を取り除く。(3)ダイレクトセンスラッチアンプを設けることで、センス時間を削減する。0.2umDRAMテクノロジでのSPICEシミュレーション結果から、ロウサイクル時間が10nsになることを確認した。また、一時記憶バッファを3個設けることで、実効バンド幅がピークバンド幅の9%になることを確認した。
社団法人電子情報通信学会の論文
1998-10-16

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