Multi-processingサーバ間の高速データ転送を実現する1.25Gb/s I/Oインターフェース
スポンサーリンク
概要
- 論文の詳細を見る
Multi-processingサーバ間の高速データ転送を実現するI/Oインターフェースを開発した。低レイテンシでケーブルのロスを補償するDPRDレシーバ、および、25±5psの高精度で位相制御を可能とするphase interpolatorを開発したことにより、20mケーブルを用いた場合でも1.25Gb/sの高速データを低レイテンシで転送するが可能となった。0.25μmCMOSプロセスにより作成したテストチップにおいて、20mのAWG28ケーブルを通した1.25Gb/sの高速データ転送確認した。
- 社団法人電子情報通信学会の論文
- 1999-06-24
著者
-
田村 泰孝
株式会社富士通研究所
-
張子 誠
株式会社富士通研究所
-
後藤 公太郎
株式会社富士通研究所
-
張 子誠
株式会社富士通研究所
-
田村 泰孝
株式会社 富士通研究所
-
高内 英規
株式会社富士通研究所
-
Gai Weixin
HAL Computer Systems
-
Koyanagi Yoichi
HAL Computer Systems
-
Schober Richard
HAL Computer Systems
-
Sastry Raghu
HAL Computer Systems
-
Chen Frank
HAL Computer Systems
-
後藤 公太郎
株式会社 富士通研究所
関連論文
- チップ間高速信号伝送用イコライズ技術
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- Partial Response Detectionによるメモリ-プロセッサ間の低消費電力高速信号伝送方式
- 低電圧動作におけるDRAMセンスアンプ駆動方式
- B-10-83 G-PON対応1.25Gbps CMOSバースト光受信プリアンプLSI(B-10.光通信システムB(光通信),一般講演)
- 5-6.4Gbps 12チャネルプリエンファシス及びイコライザ内蔵トランシーバ(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 25%のロッキングレンジを持つ20GHzインジェクションロックLC分周器(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 25%のロッキングレンジを持つ20GHzインジェクションロックLC分周器
- A 0.8-1.3V 16-channel 2.5Gbps High-speed Serial Transceiver in a 90nm Standard CMOS Process
- 1a-M-2 バリスティック系電気伝導における形状効果の数値解析
- 5-6.4Gbps 12チャネルプリエンファシス及びイコライザ内蔵トランシーバ(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 10Gbpsx4-channel CMOSパラレルインターフェース(VSLI一般(ISSCC'03関連特集))
- Dual Loop PLLを用いた2.5Gbps CMOSインターフェース (「VLSI一般」)
- 自己電圧参照差動PRD回路を用いた高速CMOSレール・レール入力レンジ受信回路
- Multi-processingサーバ間の高速データ転送を実現する1.25Gb/s I/Oインターフェース
- Multi-processingサーバ間の高速データ転送を実現する1.25Gb/s I/Oインターフェース
- Multi-processingサーバ間の高速データ転送を実現する1.25Gb/s I/Oインターフェース
- 差動PRD回路を用いた高速CMOS伝送回路の設計
- Resister-Transconductorハイブリッド回路を用いた20Gb/s同時双方向送受信回路(VLSI一般(ISSCC2006特集))
- 25%のロッキングレンジを持つ20GHzインジェクションロックLC分周器(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 90nm標準CMOSプロセスを用いて試作した40Gb/s 4:1 MUX/1:4 DEMUX(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 90nm標準CMOSプロセスを用いて試作した40Gb/s 4:1 MUX/1:4 DEMUX(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 90nm標準CMOSプロセスを用いて試作した40Gb/s 4:1 MUX/1:4 DEMUX(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 90nm標準CMOSプロセスを用いて試作した40Gb/s 4:1 MUX/1:4 DEMUX(VLSIの設計/検証/テスト及び一般(デザインガイア))
- チップ間高速信号伝送用イコライズ技術
- 一時記憶バッファ構成によるDRAMロウサイクル時間の高速化
- 一時記憶バッファ構成によるDRAMロウサイクル時間の高速化
- 一時記憶バッファ構成によるDRAMロウサイクル時間の高速化
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- プリイコライズ手法を用いたDRAM高速データ書き込み方式
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- DRAM用Multi-Phase DLL
- マルチギガビットクラスDRAMセンスアンプにおける実効的Vthのコントロール方式
- 高速信号伝送技術:Synfinity 2 (特集 21世紀に向けた研究開発)
- データ補間回路を用いた2-tap DFE付32Gb/sデータ受信器(招待講演,アナログ,アナデジ混載,RF及びセンサインタフェース回路)