データ補間回路を用いた2-tap DFE付32Gb/sデータ受信器(招待講演,アナログ,アナデジ混載,RF及びセンサインタフェース回路)
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概要
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本論文では,プリント回路基板(PCB)上チップ間電気通信において,非同期サンプリングクロックを用いてサンプリングした電圧から,0/1を判定するためのデータ中心を生成するData Interpolatorを用いたCDR(Clock and Data Recovery)を搭載する受信回路について論じる.また,本受信回路は送受信器間の伝送ロス補償のため,連続時間線形等化器と2-tapのDecision Feedback Equalizer(DFE)を有する.また,28nm CMOSテクノロジにより実装され,面積は0.24mm2,消費電力は0.9Vの電源電圧で308mWとなった
- 一般社団法人電子情報通信学会の論文
- 2013-06-27
著者
-
田村 泰孝
株式会社富士通研究所
-
土肥 義康
株式会社富士通研究所
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小柳 洋一
株式会社富士通研究所
-
塚本 三六
株式会社富士通研究所
-
柴崎 崇之
株式会社富士通研究所
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檀上 匠
株式会社富士通研究所
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チャイヴィパース ウィン
株式会社富士通研究所
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橋田 拓志
株式会社富士通研究所
-
宮岡 弘樹
富士通セミコンダクタ株式会社
-
星野 正格
富士通マイクロソリューションズ株式会社
-
山本 拓司
富士通米国研究所
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