グリッチキャンセラーによる積和器の低消費電力化
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概要
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CMOS集積回路内で発生するグリッチを消去し信号はそのまま通すグリッチキャンセラー回路を提案する。不要なグリッチにより消費されるダイナミック電流を削減し消費電力を低減できる。グリッチキャンセラー自身の電カによる電力増より削減する電カのほうが大きくなる条件を示した。0.5μm音声コーデックDSP内の16bit積和器にグリッチキャンセラーを適用した場合のグリッチ消去の効果を示した。積和器の出力バッファ部では62%、積和器全体でも20%の電力削減となる。
- 社団法人電子情報通信学会の論文
- 1996-06-20
著者
-
助川 和雄
富士通株式会社
-
助川 和雄
富士通(株)電子デバイス事業推進本部プロセス開発部
-
福士 功
(株)富士通研究所システムLSI開発研究所LSIテクノロジ研究部
-
塩田 哲雄
(株)富士通研究所システムLSI開発研究所LSIテクノロジ研究部
-
島内 由紀
(株)富士通研究所システムLSI開発研究所LSIテクノロジ研究部
-
国安 良男
富士通(株)
-
能勢 政典
富士通(株)
-
数藤 哲
富士通(株)
-
国安 良男
富士通株式会社
-
福士 功
(株)富士通研究所 システムlsi開発研究所
-
能勢 政典
富士通lsiテクノロジ株式会社
-
塩田 哲雄
(株)富士通研究所 システムlsi開発研究所
-
塩田 哲義
(株)富士通研究所 システムlsi開発研究所
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