低消費電力ニューロンMOS論理ゲート
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概要
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既存のνMOSインバータゲートの消費電力の問題を、新しく開発したディープしきいνMOSインバータゲートを用いて解決した。このゲートは、エンハンスメント型の深いしきい電圧をもつNMOSFETとPMOSFETを用いたνMOSインバータと通常のCMOSインバータ2段で構成された非常に簡単な構造を持つ。HSPICEシミュレーションによりこの新しいνMOSインバータゲートを最適化した。ディープしきいνMOSインバータゲートは既存のνMOSインバータに比べ速度は約1/3に小さくなるが、消費電力は約1/30に激減できる。新しいνMOSインバータゲートを用いた全加算器は、通常のCMOSで構成されたものより消費電力と遅延時間の積が1/2に小さくなる。また、レイアウト面積は1/3に小さくなる。
- 社団法人電子情報通信学会の論文
- 1996-11-15
著者
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