ギガビット時代のDRAM設計における統計的手法導入の提案(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
スポンサーリンク
概要
- 論文の詳細を見る
今回提案するメモリーアレー協調設計手法では、複数のデバイスばらつきによる信号劣化を統計的に考慮してDRAMアレーのS/N解析を行う。モンテカルロ法によりチップ内の全メモリーセルに対して実効信号電圧を計算し、フェイルビット数を求める。これを指標としてメモリーアレーを定量的に評価することが可能になるとともに、不良ビットの要因を解析し、設計指針を得ることができる。一例として、100nmプロセスを用いた1Gb DRAMを評価し1.4Vで動作可能なことを示した。設計手法の妥当性を検証するために512Mb DRAMチップを用いてフェイルビット数のアレー電圧依存性を計算したところ、実験値とよく一致した。
- 社団法人電子情報通信学会の論文
- 2005-04-07
著者
-
秋山 悟
日立製作所・中央研究所
-
梶谷 一彦
エルピーダメモリ(株)開発センター
-
梶谷 一彦
日立製作所デバイス開発センタ
-
竹村 理一郎
(株)日立製作所中央研究所
-
河原 尊之
(株)日立製作所中央研究所
-
半澤 悟
日立製作所中央研究所
-
秋山 悟
株式会社日立製作所中央研究所
-
関口 知紀
株式会社日立製作所中央研究所
-
竹村 理一郎
株式会社日立製作所中央研究所
-
河原 尊之
株式会社日立製作所中央研究所
-
秋山 悟
(株)日立製作所中央研究所
-
半澤 悟
株式会社日立製作所 中央研究所
-
関口 知紀
(株)日立製作所中央研究所
-
梶谷 一彦
エルピーダ
-
半澤 悟
株式会社日立製作所
関連論文
- 依頼講演 双方向ローカルライトドライバ,1/0平均化リファレンスセル,2T1Rセルレイアウトを用いた32Mb SPRAM (集積回路)
- スループットコンピューティング向け1Tbyte/s 1Gbit3次元積層DRAMアーキテクチャ (シリコン材料・デバイス)
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 新メモリとSOC、今何をすべきか? : 混載メモリの課題と展望(新メモリ技術とシステムLSI)
- 異種OS共存技術(DARMA)の適用によるシステム移行方式
- 低接触抵抗のポリシリコン選択ダイオードを用いた相変化メモリの低コスト化技術(固体メモリおよび一般)
- 低接触抵抗のポリシリコン選択ダイオードを用いた相変化メモリの低コスト化技術(固体メモリ及び一般)
- 低電圧システム向けに有望なメモリ技術は何か?(メモリ技術)
- リーク電流低域による256Mb-DRAMの低消費電力化
- 双方向電流書換方式、平行化方向読出し方式を用いた2Mb-SPRAM (SPin-transfer torque RAM)(新メモリ技術とシステムLSI)
- ファイル応用を指向した256MビットDRAMの回路技術
- 招待講演 磁性体メモリ最新動向と多値スピン注入MRAM(MLC-SPRAM) (シリコン材料・デバイス)
- 低接触抵抗ポリSiダイオード駆動の4F^2クロスポイント型相変化メモリ(低電圧/低消費電力技術、新デバイス・回路とその応用)
- 大容量DRAMの技術動向とサブ1-V DRAM動作低しきい値高感度アンプ動的制御方式(メモリ技術)
- ギガビットDRAM用高データレート回路技術
- C-12-42 基板電圧制御によるインバータ特性の検討(C-12. 集積回路ABC(測定・評価),一般セッション)
- 積層フェリ自由層トンネル磁気抵抗効果素子を備えたSPRAMのリードディスターブ耐性と書き込み電流のばらつきの低減(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 積層フェリ自由層トンネル磁気抵抗効果素子を備えたSPRAMのリードディスターブ耐性と書き込み電流のばらつきの低減(メモリ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- SRAMの宇宙線中性子によるマルチエラー解析及びマルチエラー低減技術
- 書換え電流100μA,書換え速度416kB/sで動作する混載向け512kB相変化メモリ(新メモリ技術とシステムLSI)
- サブ1V DRAM設計技術(新メモリ技術とシステムLSI)
- 酸素添加GeSbTe相変化メモリセルの研究(新型不揮発性メモリ)
- 1.5V-CMOS動作オンチップ相変化RAM回路技術
- 1.5V-CMOS動作オンチップ相変化RAM回路技術(デジタル・情報家電, 放送用, ゲーム機用システムLSI, 及び一般)
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 温度変化によるLSI性能ばらつきを低減するTISロック回路(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 電荷収集と寄生バイポーラ効果を考慮したSRAMの中性子ソフトエラー解析(新メモリ技術, メモリ応用技術, 一般)
- ギガビット時代のDRAM設計における統計的手法導入の提案(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
- 書き込みマージンを増加させた低電力SoC向け混載SRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
- 2Mビットのスピン注入方式不揮発性RAMを試作
- 不揮発DRAM用高耐性・低電力回路技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- 高速・低電力強誘電体メモリを実現する新読み出し回路方式
- 階段波出力バッファを用いた低ノイズ・高速データ伝送
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- D2G-SOIトランジスタを用いた低電力SoC向けSRAMセル(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- ミラー補償による高集積DRAM用電圧リミタ回路の安定化
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 五酸化タンタル界面層の形成による相変化メモリの書換えの低電力化(不揮発性メモリ及び関連プロセス一般)
- ギガビット時代のDRAM設計における統計的手法導入の提案
- 双方向ローカルライトドライバ, 1/0平均化リファレンスセル,2T1Rセルレイアウトを用いた32Mb SPRAM(新材料メモリ,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- Wide-rangeバックバイアス制御を可能にする低電力・高性能Silicon on Thin BOXデバイス技術(IEDM特集(先端CMOSデバイス・プロセス技術))
- 情報制御システム統合のための高信頼化技術
- デモ18 ナノカーネル方式による異種OS共存技術「DARMA」の提案
- 3Z-2 ナノカーネル方式による異種OS共存技術「DARMA」の実装
- 3Z-1 ナノカーネル方式による異種OS共存技術「DARMA」の提案
- SOIを用いた低電力SoC向けSRAMメモリセル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- SOIを用いた低電力SoC向けSRAMメモリセル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 0.5V DRAMアレイ向け低しきい値CMOSプリアンプ(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- 温度変化によるLSI性能ばらつきを低減するTISロック回路(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- CT-1-2 相変化メモリ、磁性体メモリ最新動向(CT-1.エマージングメモリと3次元集積メモリ,チュートリアルセッション,ソサイエティ企画)
- 高速ロックインを特徴とする逐次比較型ディジタルDLL
- C-12-23 アンブレラセル : 高集積性・低電圧動作を同時に実現する SOC 向けオンチップメモリセル
- アンブレラセル : SOC向け高集積オンチップメモリセル(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- アンブレラセル : SOC向け高集積オンチップメモリセル(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ(グリーン・コンピューティング,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 2.5V電源フラッシュメモリにおける高精度基準電圧発生回路
- ビット線クランプ方式によるフラッシュメモリ高速読出し動作の検討
- フラッシュメモリにおける高効率高電圧並びに高精度基準電圧発生回路
- フラッシュメモリにおけるウェルデコード消去方式の検討
- フラッシュメモリにおける可変ワード線電圧を用いた高信頼化書込み技術
- 低電力SRAMの技術動向(新メモリ,メモリ応用技術,一般)
- キャッシュ内蔵SDRAMのレイテンシを短縮できるメモリコントローラの提案(プロセッサ, DSP, 画像処理技術及び一般)
- キャッシュ内蔵SDRAMのレイテンシを短縮できるメモリコントローラの提案(プロセッサ, DSP, 画像処理技術及び一般)
- キャッシュ内蔵SDRAMのレイテンシを短縮できるメモリコントローラの提案(プロセッサ, DSP, 画像処理技術及び一般)
- キャッシュ内蔵SDRAMのレイテンシを短縮できるメモリコントローラの提案(プロセッサ, DSP, 画像処理技術及び一般)
- 磁性体メモリ最新動向と多値スピン注入MRAM(MLC-SPRAM)(プロセス・デバイス・回路シミュレーション及び一般)
- 大容量フラッシュメモリの可能性を探る : 進行するフラッシュ革命のインパクト(メモリ技術(DRAM,SRAM,フラッシュ,新規メモリー))
- 低接触抵抗ポリSiダイオード駆動の4F^2クロスポイント型相変化メモリ(低電圧/低消費電力技術、新デバイス・回路とその応用)
- 半導体メモリ
- 画像メモリ : (1)半導体メモリ
- 高速、低消費電力マイクロプロセッサ技術
- 高速、低消費電力マイクロプロセッサ技術
- 超低電力システムLSI向け0.1V-CMOS集積回路 : 低電力回路技術の課題と対策
- 超低電力システムLSI向け0.1V-CMOS集積回路 : 低電力回路技術の課題と対策
- 高読出しディスターブ耐性と長リテンションを実現する高耐熱スピン注入RAM
- チップマルチプロセッサ向け自律分散型低電力システム : クロック周波数,電源電圧,基板バイアスの最適制御技術(VSLI一般(ISSCC'03関連特集))
- 招待講演 スピン注入RAM(SPRAM)の動向および多値化技術 (集積回路)
- 半導体メモリ
- 双方向ローカルライトドライバ, 1/0平均化リファレンスセル, 2T1Rセルレイアウトを用いた32Mb SPRAM
- 4F[2] DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ (集積回路)
- 4F[2] DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ (シリコン材料・デバイス)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ (集積回路)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ (シリコン材料・デバイス)
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ
- 半導体メモリ
- スピン注入RAM(SPRAM)の動向および多値化技術(不揮発性メモリ,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 3次元集積化技術を利用した高スループットコンピューティング向け1 Tbyte/s 1 GbitマルチコアDRAMアーキテクチャ(3次元メモリ・インタフェース,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 4F^2DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 4F^2DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 依頼講演 0.5V動作高速CMOS LSIの実現に向けたデバイス特性考慮回路設計 (集積回路)
- 0.5V動作高速CMOS LSIの実現に向けたデバイス特性考慮回路設計(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- スマート社会におけるメモリソリューションの今後の展望 : 新不揮発メモリはSRAM/DRAM/フラッシュを置き換える?(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)