チップマルチプロセッサ向け自律分散型低電力システム : クロック周波数,電源電圧,基板バイアスの最適制御技術(VSLI一般(ISSCC'03関連特集))
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概要
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低電力アーキテクチャとして,クロック周波数,電源電圧,および基板バイアスを統合的に最適制御する,自律分散型低電力システムを提案する.本システムは,チップマルチプロセッサ(CMP)において各プロセッサを独立に最適条件下で動作させることにより,チップの処理速度/消費電力比を最大にする.自律分散型低電力システムは、制御技術を実現するためのオンチップ自己テスト回路(C-BIST)と自己学習型ルックアップテーブル(SI-LUT)を備える.C-BISTは,CMPチップの検査期間中にチップ内各プロセッサの性能を自動計測する.その結果,チップ設計が簡略化され,チップ検査期間が短縮される.SI-LUTは,各プロセッサに要求される性能に応じて,最適なクロック周波数,電源電圧,基板バイアスを学習的に供給する.SI-LUTにより,自律分散的な低電力アーキテクチャが可能となる.本提案の自律分散型低電力技術の効果を検証するため,32ビットの算術論理演算回路(ALU)に適用した.ALUの測定結果では、平均電力が1/10に削減された.また,CMPにおける効果を見積もった結果,本提案技術により平均電力は2/3に減少され,チップの設計および検査時間は1/10に短縮された.
- 社団法人電子情報通信学会の論文
- 2003-05-22
著者
-
小野 豪一
(株)日立製作所中央研究所
-
河原 尊之
(株)日立製作所中央研究所
-
田中 英俊
(株)日立製作所中央研究所
-
大久保 教夫
株式会社日立製作所基礎研究所
-
大久保 教夫
(株)日立製作所中央研究所
-
大久保 教夫
(株)日立製作所基礎研究所
-
宮 祐行
(株)日立製作所中央研究所
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