書き込みマージンを増加させた低電力SoC向け混載SRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
スポンサーリンク
概要
- 論文の詳細を見る
低電力SoCの消費電力はモバイル機器の電池寿命に大きく影響する。現在のSoCは多くのSRAMモジュールを混載しており、SoC全体の電力に占めるSRAM電力の割合は大きい。SRAMの低電力化を進めるために、低電圧動作のために書き込みマージンを増加させる回路技術、電力削減のためのレプリカ回路技術および低リーク電流技術を搭載したSRAMを開発した。これらの技術により、SRAMの低動作電力・低待機時電力を同時に実現できた。
- 社団法人電子情報通信学会の論文
- 2005-04-07
著者
-
島崎 靖久
(株)ルネサステクノロジ
-
新居 浩二
株式会社ルネサステクノロジ
-
新居 浩二
ルネサステクノロジー
-
山岡 雅直
日立製作所・中央研究所
-
柳沢 一正
(株)ルネサステクノロジ
-
河原 尊之
(株)日立製作所中央研究所
-
山岡 雅直
株式会社日立製作所中央研究所
-
河原 尊之
株式会社日立製作所中央研究所
-
前田 徳章
株式会社ルネサステクノロジ
-
篠崎 義弘
株式会社日立超LSIシステムズ
-
島崎 靖久
株式会社ルネサステクノロジ
-
島田 茂
株式会社ルネサステクノロジ
-
柳沢 一正
株式会社ルネサステクノロジ
-
新居 浩二
ルネサスエレクトロニクス株式会社
-
加藤 圭
Renesas Technology Corp.
-
山岡 雅直
日立製作所中央研究所
-
山岡 雅直
(株)日立製作所中央研究所
-
新井 浩二
ルネサスエレクトロニクス株式会社
-
KATO Kei
Renesas Technology Corp.
関連論文
- 依頼講演 双方向ローカルライトドライバ,1/0平均化リファレンスセル,2T1Rセルレイアウトを用いた32Mb SPRAM (集積回路)
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- ディープサブミクロン世代におけるSRAMのロバスト設計(プロセス・デバイス・回路シミュレーション及び一般)
- 新メモリとSOC、今何をすべきか? : 混載メモリの課題と展望(新メモリ技術とシステムLSI)
- DVS環境下での小面積・低電圧動作8T SRAMの設計(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- DVS環境下での小面積・低電圧動作8T SRAMの設計(メモリ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- ビット線電力を74%削減する動画像処理応用10T非プリチャージ2-portSRAMの設計(アナログ・デジアナ・センサ,通信用LSI)
- ビット線の電力を削減する実時間動画像処理応用2-port SRAM(新メモリ技術とシステムLSI)
- A-3-11 ビット線電力を8割削減する動画像処理応用10T非プリチャージ2-port SRAM(A-3.VLSI設計技術,一般講演)
- C-12-42 ビット線充放電電力を53%削減する動画像処理応用2-port SRAM(C-12.集積回路D(メモリ),一般講演)
- しきい値電圧ばらつきを克服したDVS環境下における0.3V動作SRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- AS-2-2 動的電圧制御環境下における0.3-V動作64-kb SRAM(AS-2. ASPLA 90nmを用いたVLSIの研究開発,シンポジウム)
- パーシャルトレンチ分離構造を用いたバルクレイアウト互換0.18μm SOI CMOS技術
- フィールドシールドアイソレーション技術を用いた0.35μm大規模SOIゲートアレー
- 部分空乏型トランジスタを用いたCADライブラリ共有型SOI/CMOSゲートアレイ
- カラム線制御回路を用いた0.56V動作128-kb 10T小面積SRAM(メモリ技術)
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 低電圧システム向けに有望なメモリ技術は何か?(メモリ技術)
- プロセスばらつきや温度耐性を向上した45nm SoC向け混載SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発
- 局所的な閾値電圧ばらつきに対するSRAM安定動作解析手法(新メモリ技術とシステムLSI)
- 高集積・低電力を実現した90nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI一般 : ISSCC2004特集)
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- タイミング自己調整回路を用いた低消費電カデュアルポートSRAMの開発(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較
- 2.SRAMにおける素子ばらつきの影響と対策(CMOSデバイスの微細化に伴う特性ばらつきの増大とその対策)
- C-12-42 基板電圧制御によるインバータ特性の検討(C-12. 集積回路ABC(測定・評価),一般セッション)
- 書き込みマージンを増加させた低電力SoC向け混載SRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
- タイミング自己調整回路を用いた低消費電力デュアルポートSRAMの開発
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- 低電圧動作ゲートアレイ向けSRAMメモリセルの高速化検討
- SOCを低電力化する回路技術とデバイスモデルの課題(IEDM(先端CMOSデバイス・プロセス技術))
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM(IEDM特集:先端CMOSデバイス・プロセス技術)
- 90nm世代モバイルSoCの低電力化を実現する階層型多分割電源遮断回路技術(VLSI一般(ISSCC2006特集))
- SRAM : 低電圧化とばらつきへの挑戦(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- SRAM: 低電圧化とばらつきへの挑戦(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- インバータ速度制御、低Vthバラツキを可能にする薄膜BOX-SOIデュアル・バックバイアス制御技術(IEDM(先端CMOSデバイス・プロセス技術))
- グラフィック浮動小数点演算を強化した200MHz1.2W1.4GFLOPSプロセッサ
- グラフィック浮動小数点演算を強化した200MHz 1.2W 1.4GFLOPSプロセッサ
- グラフィック浮動小数点演算を強化した200MHz1.2W1.4GFLOPSプロセッサ
- 部分空乏型トランジスタを用いたCADライブラリ共有型SOI/CMOSゲートアレイ
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- D2G-SOIトランジスタを用いた低電力SoC向けSRAMセル(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 負バイアス回路で動作マージンを改善したクロスポイント8T-SRAM(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- Wide-rangeバックバイアス制御を可能にする低電力・高性能Silicon on Thin BOXデバイス技術(IEDM特集(先端CMOSデバイス・プロセス技術))
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- SOIを用いた低電力SoC向けSRAMメモリセル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- SOIを用いた低電力SoC向けSRAMメモリセル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 誘導結合を用いたプロセッサと複数メモリの三次元集積技術(システム設計と最適化II,システム設計及び一般)
- プロセスばらつきや温度耐性を向上した45nm SoC向け混載SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- Dynamic Voltage & Frequency scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- Dynamic Voltage & Frequency Scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- しきい値電圧ばらつきを克服したDVS環境下における0.3V動作SRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 混載DRAM用アクセスオプティマイザの提案
- C-12-25 混載DRAM用アクセスオプティマイザの提案
- 直列レプリカビット線技術を使用した40nm低電力SRAM(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- 携帯電話向けアプリケーションプロセッサに最適なスタンバイ電流性能25μA/MbitのオンチップSRAM(新メモリ技術,メモリ応用技術,一般)
- 3次元配線容量シミュレーションに基づいたサブ100mm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 誘導結合通信を用いた低消費電力・高性能三次元プロセッサの開発 : 90nm CMOSマルチコアプロセッサと65nm CMOS SRAMの三次元システム集積(若手研究会)
- サブ50nm時代の切り札SOI : SOIがBulkに勝てる技術はこれだ!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- サブ50nm時代の切り札SOI : SOIがBulkに勝てる技術はこれだ!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 論理混載チップのためのDRAMマクロのモジュール化設計方式の提案
- 三次元描画性能の高度化を支える画像メモリ (特集 新しいライフスタイルとパラダイムシフトを牽引する半導体デバイス) -- (マルチメディアの世界)
- Nomadic Computing用低消費電力RISCプロセッサ : 日立SH3の低消費電力化技術
- μI/Oアーキテクチャ0.13μmCMOS技術とMCP技術を用いたインターフェース設計技術
- μI/Oアーキテクチャ : 0.13μmCMOS技術とMCP技術を用いたインターフェース設計技術
- トランジスタのプロセスばらつきを考慮した低電力SRAM設計の研究(研究会推薦博士論文速報)
- 基板バイアス自動制御MT-CMOS回路技術を用いたLSIの低消費電力化
- 高対称型メモリセルおよびアレイ微昇圧方式を用いた0.4V動作SRAM
- バッテリ機器向け低電力・低電圧SRAM回路技術(新メモリ技術とシステムLSI)
- 動的基板制御による非対称SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 8T DP-SRAMセルのライトディスターブ特性を改善するビット線イコライズ回路を備えた28nm DP-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 動的基板制御による非対称SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 8T DP-SRAMセルのライトディスターブ特性を改善するビット線イコライズ回路を備えた28nm DP-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- C-12-2 オンチップ電源ノイズ離散化手法とRF直接電力注入によるSRAMのイミュニティ評価への応用(C-12.集積回路,一般セッション)
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- 8T DP-SRAMのWrite-/Read-Disturb問題とその対策回路(招待講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- SRAMとオンチップメモリBISTを用いたチップ固有ID生成回路(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 薄膜MOSトランジスタを用いた40nm CMOS高速応答デジタルLDOレギュレータ(エナジーハーベスティング・電源・ドライバ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 薄膜MOSトランジスタを用いた40nm CMOS高速応答デジタルLDOレギュレータ(エナジーハーベスティング・電源・ドライバ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- SRAMのランダムアドレスエラーを用いたPUFの安定化向上手法
- ランダムテレグラフノイズ(RTN)の統計的評価手法と微細MOSFETばらつきへの影響(IEDM特集(先端CMOSテバイス・プロセス技術))
- スマート社会におけるメモリソリューションの今後の展望 : 新不揮発メモリはSRAM/DRAM/フラッシュを置き換える?(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 0.72ns高速読出しと50%電力削減を実現する2Tペアビットセル・カラムソース線バイアス制御方式の28nmマスクROM(低電圧/低消費電力技術,新デバイス・回路とその応用)