65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
スポンサーリンク
概要
- 論文の詳細を見る
SRAM動作マージンを改善するための新しい回路技術を提案する。65nm世代の6T-SRAMにこの技術を導入することで、スケーリングトレンドに沿ったセル面積0.494mm^2を実現、新規回路を導入しない場合と比べ20%の高集積化を達成した。8Mbit規模のSRAMを試作し、その安定動作による高い歩留を得ることを確認した。
- 社団法人電子情報通信学会の論文
- 2006-08-10
著者
-
新居 浩二
株式会社ルネサステクノロジ
-
山口 泰男
三菱電機(株)ulsi技術開発センター
-
山口 泰男
株式会社ルネサステクノロジ
-
山口 泰男
三菱電機(株)ulsi開発研究所
-
犬石 昌秀
株式会社ルネサステクノロジ 先端デバイス開発部
-
犬石 昌秀
株式会社ルネサステクノロジ
-
川島 光
株式会社ルネサステクノロジ
-
新居 浩二
ルネサステクノロジー
-
牧野 博之
(株)ルネサステクノロジ製品技術本部設計技術統括部
-
今岡 進
株式会社ルネサスデザイン
-
薮内 誠
株式会社ルネサステクノロジ
-
塚本 康正
株式会社ルネサステクノロジ
-
大林 茂樹
株式会社ルネサステクノロジ
-
篠原 尋史
株式会社ルネサステクノロジ
-
五十嵐 元繁
株式会社ルネサステクノロジ
-
竹内 雅彦
株式会社ルネサステクノロジ
-
牧野 博之
株式会社ルネサステクノロジ
-
塚本 和宏
株式会社ルネサステクノロジ
-
石橋 孝一郎
株式会社ルネサステクノロジ
-
牧野 博之
ルネサステクノロジ
-
石橋 孝一郎
(株)ルネサステクノロジ
-
石橋 孝一郎
(株)日立製作所中央研究所
-
新居 浩二
ルネサスエレクトロニクス株式会社
-
塚本 康正
ルネサスエレクトロニクス株式会社
-
篠原 尋史
ルネサスエレクトロニクス株式会社
-
薮内 誠
ルネサスエレクトロニクス株式会社
-
新居 浩二
ルネサステクノロジ
-
石橋 孝一郎
ルネサスエレクトロニクス
-
篠原 尋史
(株)半導体理工学研究センター
-
薮内 誠
ルネサスエレクトロニクス:金沢大学
関連論文
- ディープサブミクロン世代におけるSRAMのロバスト設計(プロセス・デバイス・回路シミュレーション及び一般)
- DVS環境下での小面積・低電圧動作8T SRAMの設計(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- DVS環境下での小面積・低電圧動作8T SRAMの設計(メモリ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- ビット線電力を74%削減する動画像処理応用10T非プリチャージ2-portSRAMの設計(アナログ・デジアナ・センサ,通信用LSI)
- ビット線の電力を削減する実時間動画像処理応用2-port SRAM(新メモリ技術とシステムLSI)
- A-3-11 ビット線電力を8割削減する動画像処理応用10T非プリチャージ2-port SRAM(A-3.VLSI設計技術,一般講演)
- C-12-42 ビット線充放電電力を53%削減する動画像処理応用2-port SRAM(C-12.集積回路D(メモリ),一般講演)
- しきい値電圧ばらつきを克服したDVS環境下における0.3V動作SRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- AS-2-2 動的電圧制御環境下における0.3-V動作64-kb SRAM(AS-2. ASPLA 90nmを用いたVLSIの研究開発,シンポジウム)
- ボディ浮遊SOI MOSトランジスタの電流駆動能力低下メカニズムとその改善構造
- パーシャルトレンチ分離構造を用いたバルクレイアウト互換0.18μm SOI CMOS技術
- フィールドシールド分離SOI MOSFETにおける放射線耐性の解析
- フィールドシールドアイソレーション技術を用いた0.35μm大規模SOIゲートアレー
- 水素化処理によるSOI寄生MOSFETの低しきい値電圧化の抑制
- CMOS/SIMOX技術を用いた動作電圧範囲の広いSOI-DRAM
- 酸素イオン注入 Si 層の結晶性回復と向上 - SIMOX の結晶性向上 -
- 画像信号処理の基本機能を有する三次元構造デバイス : "画像変換装置"合同研究会 : 電子装置 : 画像表示
- ボディ制御技術を採用した1V 46ns 16Mbit SOI-DRAMの設計技術
- 超低電圧動作の16MビットDRAM/SOI技術 (特集"半導体") -- (メモリ)
- 高抵抗基板とハイブリッドトレンチ分離を用いた0.18μmSOI技術のRF/アナログ混載への応用について
- 部分空乏型トランジスタを用いたCADライブラリ共有型SOI/CMOSゲートアレイ
- 内壁酸化およびゲート酸化にランプ酸化法を用いたシャロートレンチ分離による逆ナローチャネル効果の抑制
- カラム線制御回路を用いた0.56V動作128-kb 10T小面積SRAM(メモリ技術)
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 高信頼性と高性能を両立するシステムオンチップ対応CMOS
- アクティブボディ効果を利用した低電源電圧動作可能なSOI CMOS低雑音増幅器
- デュアルオフセット構造を有する135GHzf_SOI MOSFETの高周波アナログ混載技術
- プロセスばらつきや温度耐性を向上した45nm SoC向け混載SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発
- 局所的な閾値電圧ばらつきに対するSRAM安定動作解析手法(新メモリ技術とシステムLSI)
- 高集積・低電力を実現した90nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI一般 : ISSCC2004特集)
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- タイミング自己調整回路を用いた低消費電カデュアルポートSRAMの開発(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較
- 書き込みマージンを増加させた低電力SoC向け混載SRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
- タイミング自己調整回路を用いた低消費電力デュアルポートSRAMの開発
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- 低電圧動作ゲートアレイ向けSRAMメモリセルの高速化検討
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM(IEDM特集:先端CMOSデバイス・プロセス技術)
- C-12-35 可逆計算による状態変化と断熱SRAMとの同等性(C-12.集積回路,一般セッション)
- SOI CMOSプロセスを用いて作成したL帯整合回路一体形Si-MMIC低雑音増幅器
- SOI CMOSプロセスを用いて作成したL帯Si-MMIC整合回路一体形低雑音増幅器
- 部分空乏型トランジスタを用いたCADライブラリ共有型SOI/CMOSゲートアレイ
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 部分空乏型SOIデバイス
- SOI MOS トラジスタの問題点と高性能化
- 三次元デバイスシミュレーションを用いたSOI MOSFETにおける寄生MOSFETの解析
- SOIデバイスの研究開発動向
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 負バイアス回路で動作マージンを改善したクロスポイント8T-SRAM(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- 閾値電圧制御を用いた低電圧SOICMOSデバイス技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 閾値電圧制御を用いた低電圧SOICMOSデバイス技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- A-7-12 多結晶シリコン薄膜トランジスタの特性バラツキを利用した人工指紋デバイスの提案
- 人工指紋デバイス : ロジックLSI互換プロセスで作成した多結晶シリコンTFTによるセキュリティーの作りこみ
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- C-12-2 分散の係数からみたSRAMの書込みマージンの定義に関する検討(メモリ技術,C-12.集積回路,一般セッション)
- MOSFETフリッカ雑音のばらつきのバイアス依存性
- MOSFETフリッカ雑音のばらつきのバイアス依存性
- プロセスばらつきや温度耐性を向上した45nm SoC向け混載SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- Dynamic Voltage & Frequency scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- Dynamic Voltage & Frequency Scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- しきい値電圧ばらつきを克服したDVS環境下における0.3V動作SRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- C-12-48 線形位相比較器をもつCDR-PLLのプルインレンジとチャージポンプ電流ばらつきに関する一考察(C-12.集積回路,一般セッション)
- C-12-49 電圧制御型発振器(VCO)の高調波ノイズに対する応答の研究(C-12.集積回路,一般セッション)
- 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路・シミュレーション及び一般)
- 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100mm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 統計的ばらつき予測のための回路モデルパラメータ生成システムの構築
- 統計的ばらつき予測のための回路モデルパラメータ生成システムの構築
- 45nm CMOSにおけるばらつき低減を目的とした基板バイアス制御技術の提案(学生・若手研究会)
- C-12-7 指数ゴロム符号の復号回路(C-12.集積回路,一般セッション)
- 寄生バイポーラトランジスタを用いた1.0-3.6V, 200Mbpsプッシュプル型出力バッファ(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- 寄生バイポーラトランジスタを用いた1.0-3.6V, 200Mbpsプッシュプル型出力バッファ(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- BiCMOSワイヤドOR論理
- C-12-16 デューティ比制御によるキャパシタ断熱充電技術(電源回路・ノイズ対策,C-12.集積回路,一般セッション)
- 基板バイアス自動制御MT-CMOS回路技術を用いたLSIの低消費電力化
- 動的基板制御による非対称SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 8T DP-SRAMセルのライトディスターブ特性を改善するビット線イコライズ回路を備えた28nm DP-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 動的基板制御による非対称SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 8T DP-SRAMセルのライトディスターブ特性を改善するビット線イコライズ回路を備えた28nm DP-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- C-12-2 オンチップ電源ノイズ離散化手法とRF直接電力注入によるSRAMのイミュニティ評価への応用(C-12.集積回路,一般セッション)
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- 8T DP-SRAMのWrite-/Read-Disturb問題とその対策回路(招待講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- SRAMとオンチップメモリBISTを用いたチップ固有ID生成回路(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 超低電力LSIを実現する薄膜BOX-SOI(SOTB)CMOS技術(SOIテクノロジ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 超低電力LSIを実現する薄膜BOX-SOI(SOTB)CMOS技術(SOIテクノロジ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- SRAMのランダムアドレスエラーを用いたPUFの安定化向上手法
- スマート社会におけるメモリソリューションの今後の展望 : 新不揮発メモリはSRAM/DRAM/フラッシュを置き換える?(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)