BiCMOSワイヤドOR論理

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概要

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• 本報告は、入力数増加に対しゲート遅延時間の劣化が小さいBiCMOSワイヤドOR論理回路を提案するものである。CMOS出力をバイポーラのワイヤドORで受けることで高速に論理和を得ることができる。8入力を想定して従来の論理ゲート(CMOS NOR、BiCMOSマルチエミッタ論理、CMOSワイヤドNOR論理)とスピードのシミュレーション比較した結果、ファンアウト20まで2倍以上高速であることがわかった。また、本論理を適用した64ビット2段CLA加算器を0.5μmBiCMOSプロセスで試作、電源電圧3.3Vで加算時間3.1nsを得た。これは従来のBiCMOS技術による加算器と比較して35%高速である。

• 社団法人電子情報通信学会の論文
• 1993-06-24

著者

• 牧野 博之

  (株)ルネサステクノロジ製品技術本部設計技術統括部

• 鈴木 弘明

  株式会社ルネサステクノロジ

• 篠原 尋史

  株式会社ルネサステクノロジ

• 牧野 博之

  ルネサステクノロジ

• 篠原 尋史

  ルネサスエレクトロニクス株式会社

• 中瀬 泰伸

  ルネサスエレクトロニクス

• 中瀬 泰伸

  三菱電機LSI研究所

• 須田 核太郎

  三菱電機LSI研究所

• 鈴木 弘明

  三菱電機LSI研究所

• 牧野 博之

  三菱電機LSI研究所

• 篠原 尋史

  三菱電機LSI研究所

• 篠原 尋史

  (株)半導体理工学研究センター

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