エラー検出FFを用いたDVSにおけるShort Path PenaltyとOR-Tree Latencyの低減手法(招待講演1,物理設計及び一般)
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概要
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エラー検出を用いたDynamic Voltage Scaling(DVS)の新手法を提案する。タイミングスラックに基づいてクロック位相を調整することで、非DVSに対してエネルギー消費を19.8%低減する。また、従来DVSと比較して、エラー検出レイテンシを16.3%に短縮できるとともに、ショートパス対策ディレイバッファによるAreaおよびPowerペナルティをそれぞれ35.0%と40.6%に低減できる。
- 社団法人電子情報通信学会の論文
- 2008-09-22
著者
-
鈴木 弘明
株式会社ルネサステクノロジ
-
篠原 尋史
株式会社ルネサステクノロジ
-
篠原 尋史
ルネサスエレクトロニクス株式会社
-
秋山 励
株式会社ルネサスデザイン
-
高田 英裕
株式会社ルネサステクノロジ
-
栗本 昌憲
株式会社ルネサステクノロジ
-
山中 唯生
株式会社ルネサスデザイン
-
大熊 晴之
株式会社ルネサスデザイン
-
篠原 尋史
(株)半導体理工学研究センター
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