45nm CMOSにおけるばらつき低減を目的とした基板バイアス制御技術の提案(学生・若手研究会)
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概要
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微細化プロセスにおけるばらつき抑制を目的としたポストシリコンプログラミング型基板バイアス技術を提案する。提案手法では、ウエハーテスト時に動作速度を測定し、単体トランジスタ性能が高速側に仕上がったチップをマーキングする。このマーキングされたチップに対して基板バイアスを選択的に印加し、リーク電流を減少させる。一方、動作速度スペック付近の遅いチップには基板電圧を印加しない。このように選択的にバイアス印加するので製品スペックとしては通常の非基板バイアスチップと同じ速度で動作する。つまり選択的なばらつき抑制で速度スペックを低下させずにリーク電力を削減する。45nmプロセスで作製したテストチップでは動作速度に対するスタンバイリーク電流のワーストコーナーが70%改善した。
- 社団法人電子情報通信学会の論文
- 2008-12-04
著者
-
牧野 博之
(株)ルネサステクノロジ製品技術本部設計技術統括部
-
鈴木 弘明
株式会社ルネサステクノロジ
-
篠原 尋史
株式会社ルネサステクノロジ
-
牧野 博之
大阪工業大学情報科学部コンピュータ科学科
-
篠原 尋史
ルネサスエレクトロニクス株式会社
-
高田 英裕
株式会社ルネサステクノロジ
-
鹿嶋 一生
株式会社ルネサステクノロジ
-
栗本 昌憲
株式会社ルネサステクノロジ
-
山中 唯生
ルネサスデザイン
-
山中 唯生
株式会社ルネサスデザイン
-
牧野 博之
大阪工業大学
-
高田 英裕
ルネサスエレクトロニクス株式会社
-
篠原 尋史
(株)半導体理工学研究センター
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