パストランジスタBiCMOSゲートを用いた高速64ビット加算器
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概要
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BiCMOS技術を用いたパストランジスタ論理回路を提案し、64ビットキャリールックアヘッド(CLA)加算器に適用した。提案した回路はパストランジスタ回路の出力をバイポーラトランジスタのベース端子に直接入力する構成を特徴とし、イントリンシックな遅延の低下とバイポーラトランジスタの高駆動力の活用の両方を同時に実現できる。加算器への適用を検討した回路シミュレーションによると、回路ブロックによってはCMOSよりも38%遅延時間が小さくなり、加算器全体では25%遅延時間を短縮できる。0.5μmBiCMOSプロセスで64ビットCLA加算器をを試作したところ、電源電圧3.3Vで3.5nsの遅延を得た。
- 社団法人電子情報通信学会の論文
- 1993-09-16
著者
-
上田 公大
三菱電機株式会社
-
鈴木 弘明
株式会社ルネサステクノロジ
-
上田 公大
三菱電機システムLSI開発研究所
-
篠原 尋史
株式会社ルネサステクノロジ
-
篠原 尋史
ルネサスエレクトロニクス株式会社
-
鈴木 弘明
三菱電機システムLSI開発研究所
-
須田 核太郎
三菱電機ULSI開発研究所
-
辻橋 良樹
三菱電機システムLSI開発研究所
-
篠原 尋史
三菱電機開発本部
-
篠原 尋史
(株)半導体理工学研究センター
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