MPEG2対応、5GOPS、マクロブロックレベル画素処理プロセッサ
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概要
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ITU-R.601解像度、MPEG2符号化における画素演算処理を1チップで実時間処理可能なLSIを開発した。本LSIは、ハードワイヤードな処理ユニットとRISCユニットによるハイブリッド手法を用いることで、5GOPSの性能と符号化処理に必要な適応処理を可能とする。さらに、プログラマブルな全体制御ユニットにより、様々なマクロブロック・レベルでのパイプライン処理を実現可能としたものである。92万Trを、0.5um,CMOS,2メタルプロセスを用いて14.54mm×14.89mmのチップサイズに集積し、最大動作速度100MHz、消費電力は3.5W(at81MHz)である。
- 社団法人電子情報通信学会の論文
- 1995-08-24
著者
-
中川 伸一
三菱電機(株)システムLSI開発研究所
-
川本 清文
三菱電機エンジニアリング(株)
-
山中 唯生
三菱電機エンジニアリング(株)
-
大熊 晴之
三菱電機エンジニアリング(株)
-
羽原 康江
三菱電機エンジニアリング(株)
-
増田 真一
三菱電機エンジニアリング(株)
-
西垣 幸司
三菱電機エンジニアリング(株)
-
中川 博雅
三菱電機エンジニアリング(株)
-
石田 耕三
三菱電機(株)システムLSI開発研究所
-
前田 敦
三菱電機(株)半導体基盤統括部
-
吉本 雅彦
三菱電機(株)システムLSI開発研究所
-
角 正
三菱電機(株)システムLSI開発研究所
-
吉本 雅彦
三菱電機株式会社情報技術総合研究所
-
山中 唯生
株式会社ルネサスデザイン
-
大熊 晴之
株式会社ルネサスデザイン
-
前田 敦
三菱電機
-
前田 敦
三菱電機(株)北伊丹製作所
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