動画像処理プロセッサDISPを用いた画像圧縮伸張システムの試作 : 画像応用
スポンサーリンク
概要
- 論文の詳細を見る
This paper describes an experimental image compression/decompression system using Digital Image Signal Processor(DISP) VLSIs. The system which is constructed in a PC environment, consists of compression/decompression unit, digital storage unit and video input/output unit. A hybrid architecture is employed in the compression/decompression unit. This architecture combines software implementation by DISPs with hardware implementation by DCT-LSI. In order to distribute the computation loads for each DISP and to achieve high parallelism in the multi processor system, adaptive-function-assignment scheme has been proposed. Motion video decompression according to MPEG1 algorithm has been realized at the rate of 30fr/s for 176×l44pixel. JPEG algorithm, which is for still picture compression/ decompression, also has been implemented by the software based processing using DISP. In addition, image processings including special video effects have been realized.
- 社団法人映像情報メディア学会の論文
- 1992-07-23
著者
-
松浦 慶典
三菱電機株式会社システムLSI開発研究所
-
松村 哲哉
三菱電機株式会社システムLSI開発研究所
-
吉本 雅彦
三菱電機株式会社システムLSI開発研究所
-
鈴木 光義
三菱電機株式会社
-
松浦 慶典
三菱電機(株)システムLSI事業化推進センター
-
松村 哲哉
三菱電機株式会社 システムlsi事業化推進センター
-
吉本 雅彦
三菱電機株式会社情報技術総合研究所
-
吉本 雅彦
三菱電機株式会社lsi研究所
-
鈴木 光義
三菱電機株式会社 通信システム研究所
-
瀬川 治
三菱電機株式会社 LSI研究所
-
黒崎 正己
三菱電機株式会社 北伊丹製作所
-
大和 真二
三菱電機株式会社 通信システム研究所
-
黒崎 正己
三菱電機
関連論文
- 6-3 プログラマブル実時間MPEG2ビデオエンコーダチップセット
- プログラマブル実時間MPEG2ビデオエンコーダのチップセット
- セルベース設計方式 ASIC のテスト容易化手法と画像処理プロセッサ VLSI への応用
- MPEG2メインプロファイルメインレベルビデオデコーダLSI
- ワンチップMPEG2符号化LSIの現在と将来
- C-12-53 相変化不揮発性メモリセルの設計と特性評価
- MPEG2ビデオデコーダLSIにおけるDRAMインタフェース
- D-11-73 再撮耐性を有する電子透かしの素材コンテンツへの適用に関する一検討(D-11.画像工学,一般セッション)
- 再撮耐性を有する電子透かし技術について
- D-11-129 再撮耐性を有する電子透かし埋込装置の開発(D-11. 画像工学,一般セッション)
- 再撮耐性電子透かし技術 (特集 デジタルメディアを支える先進技術)
- 再撮耐性を有する電子透かしシステムの開発
- CRT再撮映像に耐性を有する電子透かしの埋め込みに関する検討(符号化II, ITS画像処理,映像メディア及び一般)
- CRT再撮映像に耐性を有する電子透かしの埋め込みに関する検討(符号化II,ITS映像メディア及び一般)
- 携帯型422P@HLエンコーダシステム対応64Mbit-DRAM内蔵1チップMPEG-24 22P@MLエンコーダLSIの開発 (「VLSI一般」)
- 区域的固定ビットレート符号化における符号量制御とビデオストリームバッファの関係
- D-11-158 MPEG-2 422@HL エンコーダチップセットの開発 : 評価手法
- プロセスばらつきを考慮したNoCアーキテクチャの検討
- MPEG-2 AVS1チップエンコーダにおけるシステム多重化手法
- MPEG-2 AVS1チップエンコーダにおけるシステム多重化手法
- MPEG-2 AVS 1チップエンコーダにおけるシステム多重化手法
- D-11-157 MPEG-2 422@HL エンコーダチップセットの開発 : 高画質化手法
- コンテンツ配信サービスに対する意識調査
- フィードバック制御電子透かし埋め込みシステム
- フィードバック制御電子透かし埋め込みシステム(符号化II, ITS画像処理, 映像メディア及び一般)
- フィードバック制御電子透かし埋め込みシステム(符号化II, ITS画像処理, 映像メディア及び一般)
- J-034 デジタル放送番組に対する電子透かしによる画質劣化の定量的評価(J.グラフィクス・画像)
- J-033 符号化後の画質と耐性を維持する電子透かし埋込み方法の検討(J.グラフィクス・画像)
- J-46 動画用電子透かし装置の開発(電子透かし,J.グラフィクス・画像)
- 動画像特徴量と位相限定相関を用いた番組識別実験
- 4E-2 印刷物対応電子透かし技術の開発(1) : 埋め込み・検出(セキュリティ(1),一般セッション,セキュリティ)
- A-7-7 局所的な電力スペクトル条件を満たす画像電子透かし(A-7.情報セキュリティ,一般講演)
- I-057 KLTを用いた電子透かし通信容量の計算方法(I分野:グラフィクス・画像)
- CRT再撮映像に耐性を有する電子透かし
- バッファを破綻させないMPEG-2ビデオストリームへの電子透かし埋込み制御方法
- オンチップ64Mb DRAM MPEG-2エンコーダのインプリメント手法
- オンチップ64Mb DRAM MPEG-2エンコーダのインプリメント手法
- オンチップ64Mb DRAM MPEG-2エンコーダのインプリメント手法
- AI-1-8 ディペンダブルメモリへの挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- C-12-29 ゲノム情報解析のための高速ホモロジー検索回路
- MPEG2/LSI の技術動向と展望
- CCIR601対応のハーフペル精度動きベクトル検出LSI
- ネットワーク型マイクロホンアレイ間のデータ集約による音声信号ビームフォーミング(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端)
- 動画像処理プロセッサDISPを用いた画像圧縮伸張システムの試作 : 画像応用
- MPEG2準拠画像符号化チップセットを用いた実時間符号化ボードの開発
- MPEG2実時間符号化システムチップセットの開発 : チップセットアーキテクチャーと制御LSIの設計
- MPEG-2ビデオ符号化のためのプリプロセッサアーキテクチャ
- 時間領域における線形な信号変化に適するMPEG-2符号化アルゴリズムに関する検討
- D-11-156 MPEG-2 422@HL エンコーダチップセットの開発 : 符号化前処理LSI
- システムレベル故障注入技術を用いたディペンダブルプロセッサアーキテクチャの評価・検証(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- 非実機環境上での故障注入技術による車載システムレベル信頼性評価技術(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- システムレベル故障注入技術を用いたディペンダブルプロセッサアーキテクチャの評価・検証(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- 非実機環境上での故障注入技術による車載システムレベル信頼性評価(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- MPEG2対応動き検出LSI(ME2)(2) : 整数精度演算部の設計
- ED2000-123 / SDM2000-105 / ICD2000-59 携帯情報端末(IMT-2000等)用MPEG4-LSI技術
- ED2000-120 / SDM2000-102 / ICD2000-56 MPEG4/H26x 30fr/s ビデオ処理可能な低消費電力 メディアプロセッサコア アーキテクチャ
- ED2000-123 / SDM2000-105 / ICD2000-59 携帯情報端末(IMT-2000等)用MPEG4-LSI技術
- ED2000-120 / SDM2000-102 / ICD2000-56 MPEG4/H26x 30fr/s ビデオ処理可能な低消費電力 メディアプロセッサコア アーキテクチャ
- ED2000-123 / SDM2000-105 / ICD2000-59 携帯情報端末(IMT-2000等)用MPEG4-LSI技術
- ED2000-120 / SDM2000-102 / ICD2000-56 MPEG4/H26x 30fr/sビデオ処理可能な低消費電力メディアプロセッサコア アーキテクチャ
- D-11-154 MPEG-2 422@HL エンコーダチップセットの開発 : チップセットアーキテクチャ
- ワンチップMPEG2符号化LSIの現在と将来
- ワンチップMPEG2符号化LSIの現在と将来
- MPEG2ビデオデコーダLSIの復号回路
- MPEG2対応動き検出LSI(ME2)(3) : ハーフペル精度演算部の設計
- SIMD型画像認識プロセサLSIの開発【2】 : 前処理におけるアドレス生成方法とデータフロー
- SIMD型画像認識プロセサLSIの開発【1】 : アーキテクチャ概要
- SIMD型画像認識プロセサLSIにおける条件処理方法の検討
- 3)動画像処理プロセッサDISPを用いた画像圧縮伸張システムの試作(画像応用研究会)
- D-11-155 MPEG-2 422@HL エンコーダチップセットの開発 : 符号化LSI
- 4.画像圧縮用LSI(画像処理LSIの現状)
- しきい値ばらつき耐性を有する0.45V動作9T/18TデュアルポートSRAM(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 故障注入技術を用いたディペンダブルSRAMを搭載するプロセッサの信頼性評価・検証(ハードウェア,ネットワーク,クラウド及び一般)
- マイクアレイネットワークを用いた宅内サービス実現可能性の検討(応用ネットワーク,ネットワーク,クラウド及び一般)
- C-12-4 ディペンダブルSRAMのためのオンライン故障診断技術の開発(C-12.集積回路,一般セッション)
- C-12-3 温度変化を考慮したSRAMのBER導出手法の検討(C-12.集積回路,一般セッション)
- C-12-1 0.6V動作可能なハーフセレクト耐性を向上させる差動書込み技術を用いた40-nm 8T SRAM(C-12.集積回路,一般セッション)
- 6万語彙実時間連続音声認識のための40nm,144mW音声認識専用プロセッサの開発(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- マルチビットアップセット耐性及びシングルビットアップセット耐性を備えた8T SRAMセルレイアウト(学生・若手技術者育成のための研究会)
- 6万語彙実時間連続音声認識のための40nm,144mW音声認識専用プロセッサの開発(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- チップ間ばらつき及びチップ内ばらつきを抑制する基板バイアス制御回路を備えた0.42-V 576-Kb 0.15-μm FD-SOI 7T/14T SRAM(学生・若手技術者育成のための研究会)
- 低電力20相出力発振回路(学生・若手技術者育成のための研究会)
- 低電圧動作におけるマージン拡大機能を有する連想度可変キャッシュ(プロセッサ・アーキテクチャ,集積回路とアーキテクチャの協創〜ノーマリオフコンピューティングによる低消費電力化への挑戦〜)
- 実時間ロボット制御のための75変数MIQP問題ソルバープロセッサ(応用,集積回路とアーキテクチャの協創〜ノーマリオフコンピューティングによる低消費電力化への挑戦〜)
- 低電圧動作におけるマージン拡大機能を有する連想度可変キャッシュ
- チップ間ばらつき及びチップ内ばらつきを抑制する基板バイアス制御回路を備えた0.42-V 576-Kb 0.15-μm FD-SOI 7T/14T SRAM
- マイクアレイネットワークを用いたホームネットワークサービス向けハンズフリー音声インタフェース
- SRAMセルを用いたLow書込みによるチップID生成手法(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 低エネルギ比較機能を有するDMR応用7T SRAM(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 低電力ディスターブ緩和技術を備えた40nm 0.5V 12.9pJ/access 8T SRAM(依頼講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- ノーマリーオフコンピューティング:4. ヘルスケア応用生体情報計測センサにおけるノーマリーオフコンピューティング
- 読出しビット線リミット機構を備えた40-nm 256-Kb サブ 10pJ/access動作8T SRAM(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- プロセスばらつきを考慮した低電圧動作混合連想度キャッシュ構造(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 読出しビット線リミット機構を備えた40-nm 256-Kb サブ 10pJ/access動作8T SRAM(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- プロセスばらつきを考慮した低電圧動作混合連想度キャッシュ構造(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- ウェアラブル生体情報計測システムのための瞬時心拍検出アルゴリズム(ポスターセッション)
- 強誘電体キャパシタを用いた6T4CシャドウSRAMの高性能化技術
- 2.4倍速実時間6万語彙連続音声認識プロセッサの開発
- 2.5 耐ソフトエラーSRAMレイアウト(第2章:放射線によるソフトエラー,ディペンダブルVLSIシステム)
- 5.5 再構成可能なディペンダブルキャッシュアーキテクチャ(第5章:素子特性経時劣化,ディペンダブルVLSIシステム)