改良型Wallace-Treeを用いたコンパクト54×54-bit乗算器の設計

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概要

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本稿においては、高速乗算器の効率的なレイアウト方法について述べる。高速乗算器を構築するには、Wallace-Treeを用いた構築方法が一般的である。しかし従来のWallace-Tree構築方法では部分積を全て1方向に足し込むので、必要となる部分積加算器の数は加算段数が進行するほど増加し、レイアウト時にデッドエリアが発生する。我々は上記問題を解決するために、部分積を上下2方向に足し込むことによりデッドエリアの発生を防止し、併せてレイアウト設計の容易化を図った。本手法を用いて設計された54×54ビット高速乗算器は、0.18μm-CMOS 4層配線を用いて、エリアサイズ980μm×l000μm、動作速度600MHzを達成した。
社団法人電子情報通信学会の論文
1999-06-24

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