位相同期回路間における干渉ノイズのシミュレーション解析(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)

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概要

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• 集積回路の1チップ上に複数のPLL回路を設計した際,PLL回路間には干渉ノイズが発生する.そこで複数のPLL回路が干渉するシミュレーションモデルを構築し,干渉ノイズがどのように動作に影響を及ぼすかを検証する.またこの結果をふまえて,PLL回路の低ノイズ化設計についての検討を行う.

• 2011-12-08

著者

• 松田 吉雄

  金沢大学理工学域電子情報学類

• 松田 吉雄

  金沢大学大学院自然科学研究科

• 牧野 博之

  (株)ルネサステクノロジ製品技術本部設計技術統括部

• 牧野 博之

  大阪工業大学情報科学部コンピュータ科学科

• 岩出 秀平

  大阪工業大学情報科学部コンピュータ科学科

• 岩出 秀平

  大阪工業大学

• 松田 吉雄

  三菱電機株式会社 システムlsi事業化推進センター

• 吉村 勉

  大阪工業大学

• 牧野 博之

  大阪工業大学

• 丸橋 賢

  大阪工業大学大学院工学研究科

• 水野 純貴

  大阪工業大学大学院工学研究科

• 丸橋 賢

  大阪工業大学大学院 工学研究科

• 松田 吉雄

  金沢大学大学院 自然科学研究科

• 水野 純貴

  大阪工業大学大学院 工学研究科

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