90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路・シミュレーション及び一般)
スポンサーリンク
概要
- 論文の詳細を見る
90nmテクノロジーノードの銅配線は,0PCやCMP等に起因するレイアウト依存性があるため,同じ配線幅でも配線ピッチによってtypicalな断面形状が異なり,マスク上,同じ配線間距離でも同層カップリング容量が変わる.そこで,同層間カップリング容量と上下層間カップリング容量を分離して測定できることを特徴とするCBCM (Charge Based Capacitance Measurement)法によるTEGを考案し,同TEGによる配線容量を再現する配線断面形状,および,仕上がり配線間スペース幅の配線ピッチ依存性を非破壊インバース・モデリングにより抽出した.その結果,配線容量誤差を約1%程度以内でLPE (Layout Parameter Extraction)に反映させることができた.
- 社団法人電子情報通信学会の論文
- 2003-09-22
著者
-
井上 靖朗
(株)ルネサステクノロジ先端デバイス開発部
-
井上 靖朗
(株)ルネサステクノロジ
-
牧野 博之
(株)ルネサステクノロジ製品技術本部設計技術統括部
-
牧野 博之
ルネサステクノロジ
-
牧野 博之
大阪工業大学情報科学部コンピュータ科学科
-
岩出 秀平
大阪工業大学情報科学部
-
岩出 秀平
大阪工業大学情報科学部コンピュータ科学科
-
岩出 秀平
大阪工業大学
-
永久 克己
(株)ルネサステクノロジ
-
永久 克巳
(株)ルネサステクノロジ
-
石川 清志
(株)ルネサステクノロジ
-
永久 克己
株式会社ルネサステクノロジ
-
國清 辰也
(株)ルネサステクノロジ
-
渡邊 哲也
(株)ルネサステクノロジ
-
金本 俊幾
(株)ルネサステクノロジ
-
朝里 浩靖
(株)ルネサスデバイスデザイン
-
白田 光利
(株)ルネサステクノロジ
-
味岡 佳英
(株)ルネサステクノロジ
-
渡邉 哲也
株式会社ルネサステクノロジ製品技術本部
-
石川 清志
ルネサステクノロジ
-
金本 後幾
株式会社ルネサステクノロジ製品技術本部
-
国清 辰也
株式会社ルネサステクノロジ生産本部
-
白田 光利
株式会社ルネサステクノロジ製品技術本部
-
味岡 佳英
株式会社ルネサステクノロジ製品技術本部
-
牧野 博之
大阪工業大学大学院情報科学研究科
関連論文
- 256MビットDRAM以降対応のシャロートレンチ分離のストレス解析
- フィールドシールドアイソレーション技術を用いた0.35μm大規模SOIゲートアレー
- 水素化処理によるSOI寄生MOSFETの低しきい値電圧化の抑制
- 低電圧対応WポリサイドデュアルゲートCMOS
- 画像信号処理の基本機能を有する三次元構造デバイス : "画像変換装置"合同研究会 : 電子装置 : 画像表示
- レ-ザ-再結晶化法によるSOI
- TCADを用いた実効チャネル長抽出法の有効性の検討
- マクロモデルを用いた回路シミュレーション高速化
- コンタクト特性を考慮したa-Si:H TFTの電気的特性の解析
- 内壁酸化およびゲート酸化にランプ酸化法を用いたシャロートレンチ分離による逆ナローチャネル効果の抑制
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 局所歪みチャネル技術による高駆動能力55nmCMOSの作製
- 65nmノード歪みpMOSFETのホール伝導における全応力の効果の検証(プロセス・デバイス・回路シミュレーション及び一般)
- 高信頼性と高性能を両立するシステムオンチップ対応CMOS
- CBCM法を用いたゲート絶縁膜の容量測定
- デュアルオフセット構造を有する135GHzf_SOI MOSFETの高周波アナログ混載技術
- ゲート電流の基板バイアス依存性を考慮したフラッシュメモリセルのコンパクトモデル(プロセス・デバイス・回路・シミュレーション及び一般)
- ゲート電流の基板バイアス依存性を考慮したフラッシュメモリセルのコンパクトモデル(プロセス・デバイス・回路シミュレーション及び一般)
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発
- 局所的な閾値電圧ばらつきに対するSRAM安定動作解析手法(新メモリ技術とシステムLSI)
- 高集積・低電力を実現した90nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI一般 : ISSCC2004特集)
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- SOCを低電力化する回路技術とデバイスモデルの課題(IEDM(先端CMOSデバイス・プロセス技術))
- SOCを低電力化する回路技術とデバイスモデルの課題
- チャネルnMOS移動度のストレスライナー膜による影響(プロセス・デバイス・回路シミュレーション及び一般)
- MOSFET反転層移動度のストレス依存性評価(プロセス・デバイス・回路シミュレーション及び一般)
- C-12-35 可逆計算による状態変化と断熱SRAMとの同等性(C-12.集積回路,一般セッション)
- 電流磁場書き込みMRAM技術
- インバータ速度制御、低Vthバラツキを可能にする薄膜BOX-SOIデュアル・バックバイアス制御技術(IEDM(先端CMOSデバイス・プロセス技術))
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 三次元デバイスシミュレーションを用いたSOI MOSFETにおける寄生MOSFETの解析
- SOIデバイスの研究開発動向
- LSAとSpike-RTAの組み合わせによる極浅接合形成技術(プロセス科学と新プロセス技術)
- デバイス/回路シミュレータの結合
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- ランダム・テレグラフ・シグナルによるMOSFETのしきい値電圧変動量に対する離散不純物効果のモデリング(プロセス・デバイス・回路シミュレーション及び一般)
- ランダム・テレグラフ・シグナルによるMOSFETのしきい値電圧変動量に対する離散不純物効果のモデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 90nmノードAG-ANDフラッシュメモリのためのソースサイド注入書込みのコンパクトモデル(プロセス・デバイス・回路シミュレーション及び一般)
- 90nmノードAG-ANDフラッシュメモリのためのソースサイド注入書込みのコンパクトモデル(プロセス・デバイス・回路シミュレーション及び一般)
- 65nmノード歪みpMOSFETのホール伝導における全応力の効果の検証(プロセス・デバイス・回路シミュレーション及び一般)
- チャネルnMOS移動度のストレスライナー膜による影響(プロセス・デバイス・回路シミュレーション及び一般)
- C-12-2 分散の係数からみたSRAMの書込みマージンの定義に関する検討(メモリ技術,C-12.集積回路,一般セッション)
- MOSFET反転層移動度のストレス依存性評価(プロセス・デバイス・回路シミュレーション及び一般)
- MOSFETフリッカ雑音のばらつきのバイアス依存性
- MOSFETフリッカ雑音のばらつきのバイアス依存性
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- C-12-48 線形位相比較器をもつCDR-PLLのプルインレンジとチャージポンプ電流ばらつきに関する一考察(C-12.集積回路,一般セッション)
- C-12-49 電圧制御型発振器(VCO)の高調波ノイズに対する応答の研究(C-12.集積回路,一般セッション)
- High-k/メタルゲートMOSFETのしきい値電圧の温度依存性(シリコン関連材料の作製と評価)
- 相変化メモリのリセット特性のモデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 相変化メモリのリセット特性のモデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路・シミュレーション及び一般)
- 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100mm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 方向のチャネルをもつ高性能微細MOSFET
- 統計的ばらつき予測のための回路モデルパラメータ生成システムの構築
- 統計的ばらつき予測のための回路モデルパラメータ生成システムの構築
- 改良型Wallace-Treeを用いたコンパクト54×54-bit乗算器の設計
- 大規模高速ASIC用クロック分配回路レイアウト設計ツールの開発(システムLSIの設計技術と設計自動化)
- 45nm CMOSにおけるばらつき低減を目的とした基板バイアス制御技術の提案(学生・若手研究会)
- マルチメディア・アクセラレータ"ACE"
- TCADを用いた実効チャネル長抽出法の有効性の検討
- C-12-7 指数ゴロム符号の復号回路(C-12.集積回路,一般セッション)
- 寄生バイポーラトランジスタを用いた1.0-3.6V, 200Mbpsプッシュプル型出力バッファ(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- 寄生バイポーラトランジスタを用いた1.0-3.6V, 200Mbpsプッシュプル型出力バッファ(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- ばらつき因子の大域的な同定と統計的ワーストケースモデルの生成方法について(プロセス・デバイス・回路シミュレーション及び一般)
- ばらつき因子の大域的な同定と統計的ワーストケースモデルの生成方法について(プロセス・デバイス・回路シミュレーション及び一般)
- 90nm級SoCプロセス対応配線キャラクタライズ手法(タイミング解析)(システムLSIの設計技術と設計自動化)
- ASSP向けVLIWコード圧縮技法
- ASSP向けVLIWコード圧縮技法
- ASSP向けVLIWコード圧縮技法
- 浮動小数点累乗演算器の高速化
- BiCMOSワイヤドOR論理
- C-12-16 デューティ比制御によるキャパシタ断熱充電技術(電源回路・ノイズ対策,C-12.集積回路,一般セッション)
- 改良型ABC-MT-CMOS回路を用いたスタンバイ電流0.9μAの低消費電力DSPコア
- 改良型ABC-MT-CMOS回路を用いたスタンバイ電流0.9μAの低消費電力DSPコア
- 基板バイアス自動制御MT-CMOS回路技術を用いたLSIの低消費電力化
- 歪みシリコン技術とSOI MOSFET (特集 半導体製造工程を変革する新プロセス技術) -- (最新トピックス1 新プロセス/新材料の導入)
- High-k/ メタルゲートMOSFETのしきい値電圧の温度依存性
- CDR-PLLにおける周波数引き込みシミュレーションの解析(ポスター講演,学生・若手研究会)
- LC-VCOとリング型VCOのノイズ感度の比較および解析(ポスター講演,学生・若手研究会)
- C-12-50 任意タンクキャパシタ回路の断熱充電ステップ電圧の安定性(センサ、電源回路、デジタル,C-12.集積回路,一般セッション)
- C-12-45 デューティ比制御を用いた断熱充電による高効率蓄電回路の考察(C-12.集積回路,一般セッション)
- 伝達関数の計算によるADPLLの低位相雑音設計
- デューティ比制御によるキャパシタの高効率断熱充電 (低電圧・低消費電力回路)
- メタステープルを考慮したTDC回路の最適化およびADPLLの設計(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
- 位相同期回路間における干渉ノイズのシミュレーション解析(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
- メタステーブルを考慮したTDC回路の最適化およびADPLLの設計
- 位相同期回路間における干渉ノイズのシミュレーション解析
- C-12-29 断熱充電回路を用いた高効率エネルギー蓄電技術の開発(電源回路,C-12. 集積回路,一般セッション)
- 閉ループ制御を用いたISF感度解析の新しい手法の提案
- 位相比較器の非線形性を考慮したCDR-PLL回路のプルイン動作解析