低電圧対応WポリサイドデュアルゲートCMOS

概要

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純粋なロジックやメモリデバイスにかわってロジック/DRAM混載型LSIが注目されている。低電圧下でロジック/DRAMう混載型型LSIの高性能化を達成するには, トランジスタにデュアルゲート構造の採用が必須で, CMOSゲート電極間の接続にはサリサイドまたはポリサイドを選択しなければならない。CoやTを用いたサリサイド技術はロジックデバイスで広く用いられている技術だが, 耐熱性や酸に対する耐溶解性, 接合リークの問題があるために, DRAMのリフレッシュ特性に影響を与えてしまう。そこで, Wポリサイド構造の選択が最適であるが, CMOSゲート電極間でドーパントの相互拡散が起こり, 閾値電圧の変動が生じてしまう。また, デュアルゲートを実現する際にポリシリコンにイオン注入でドーピングを行うため, ゲート電極の空乏化が起こりやすくなる。Wポリサイドデュアルゲート構造のドーパントの相互拡散に対して, RTAによる短時間熱処理やSi-rich WSiの採用, 窒化膜バリアの採用などの解決策が報告されている。しかしながら, より簡単なプロセスで熱処理マージンを十分に確保するための方法が望まれる。そこで, WSiとpoly-Si間に薄い酸化膜を設けて, 拡散バリアとして利用することで, ゲートポリシリコンからの不純物拡散を抑制し, 相互拡散とゲート電極の空乏化の抑制を試みた。
社団法人電子情報通信学会の論文
1997-03-06

低電圧対応WポリサイドデュアルゲートCMOS

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