三次元デバイスシミュレーションを用いたSOI MOSFETにおける寄生MOSFETの解析
スポンサーリンク
概要
- 論文の詳細を見る
三次元デバイスシミュレーションを用いて、ショートチャネルSOI MOSFETにおける寄生トランジスタの解析を行った。サブスレッショルド領域のハンプは、LOCOS酸化膜/SOI層あるいはSOI層/埋め込み酸化膜界面の固定電荷により寄生トランジスタのしきい値電圧が低下することが原因で発生することがわかった。また、寄生トランジスタのしきい値電圧のroll-offは、メイントランジスタのそれより厳しいことがわかった。短チャネル領域でハンプを抑える方法として、エッジ形状を最適化することが有効であることを示す。
- 社団法人電子情報通信学会の論文
- 1996-03-11
著者
-
三好 寛和
三菱電機(株) Ulsi開発研究所
-
岩松 俊明
三菱電機(株)
-
山口 泰男
三菱電機(株)
-
一法師 隆志
三菱電機(株)
-
井上 靖朗
三菱電機(株)
-
宮本 昭一
三菱電機(株)
-
山口 泰男
三菱電機(株)ulsi技術開発センター
-
山口 泰男
株式会社ルネサステクノロジ
-
宮本 昭一
三菱電機(株) Ulsi開発研究所
-
一法師 隆志
(株)ルネサステクノロジ先端デバイス開発部
-
岩松 俊明
(株)ルネサステクノロジ先端デバイス開発部
-
井上 靖朗
(株)ルネサステクノロジ先端デバイス開発部
-
井上 靖朗
(株)ルネサステクノロジ
-
岩松 俊明
ルネサスエレクトロニクス株式会社
-
三好 寛和
三菱電機(株)
関連論文
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 招待講演 回路およびデバイス工夫による極低電圧動作SRAMの実現--非対称MOSFETおよびフォワードボディーバイアス技術を用いた0.5V 100MHz PD-SOI SRAMの開発 (集積回路)
- ボディ浮遊SOI MOSトランジスタの電流駆動能力低下メカニズムとその改善構造
- パーシャルトレンチ分離構造を用いたバルクレイアウト互換0.18μm SOI CMOS技術
- フィールドシールド分離SOI MOSFETにおける放射線耐性の解析
- 256MビットDRAM以降対応のシャロートレンチ分離のストレス解析
- フィールドシールドアイソレーション技術を用いた0.35μm大規模SOIゲートアレー
- 水素化処理によるSOI寄生MOSFETの低しきい値電圧化の抑制
- 低電圧対応WポリサイドデュアルゲートCMOS
- 画像信号処理の基本機能を有する三次元構造デバイス : "画像変換装置"合同研究会 : 電子装置 : 画像表示
- レ-ザ-再結晶化法によるSOI
- ボディ制御技術を採用した1V 46ns 16Mbit SOI-DRAMの設計技術
- 高抵抗基板とハイブリッドトレンチ分離を用いた0.18μmSOI技術のRF/アナログ混載への応用について
- 部分空乏型トランジスタを用いたCADライブラリ共有型SOI/CMOSゲートアレイ
- 内壁酸化およびゲート酸化にランプ酸化法を用いたシャロートレンチ分離による逆ナローチャネル効果の抑制
- 局所歪みチャネル技術による高駆動能力55nmCMOSの作製
- 65nmノード歪みpMOSFETのホール伝導における全応力の効果の検証(プロセス・デバイス・回路シミュレーション及び一般)
- 高信頼性と高性能を両立するシステムオンチップ対応CMOS
- アクティブボディ効果を利用した低電源電圧動作可能なSOI CMOS低雑音増幅器
- CBCM法を用いたゲート絶縁膜の容量測定
- デュアルオフセット構造を有する135GHzf_SOI MOSFETの高周波アナログ混載技術
- ゲート電流の基板バイアス依存性を考慮したフラッシュメモリセルのコンパクトモデル(プロセス・デバイス・回路・シミュレーション及び一般)
- ゲート電流の基板バイアス依存性を考慮したフラッシュメモリセルのコンパクトモデル(プロセス・デバイス・回路シミュレーション及び一般)
- SOIウェーハの表面欠陥評価とそのデバイス特性への影響
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM(IEDM特集:先端CMOSデバイス・プロセス技術)
- チャネルnMOS移動度のストレスライナー膜による影響(プロセス・デバイス・回路シミュレーション及び一般)
- 電流磁場書き込みMRAM技術
- インバータ速度制御、低Vthバラツキを可能にする薄膜BOX-SOIデュアル・バックバイアス制御技術(IEDM(先端CMOSデバイス・プロセス技術))
- SOI CMOSプロセスを用いて作成したL帯整合回路一体形Si-MMIC低雑音増幅器
- SOI CMOSプロセスを用いて作成したL帯Si-MMIC整合回路一体形低雑音増幅器
- 部分空乏型トランジスタを用いたCADライブラリ共有型SOI/CMOSゲートアレイ
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 部分空乏型SOIデバイス
- SOI MOS トラジスタの問題点と高性能化
- 三次元デバイスシミュレーションを用いたSOI MOSFETにおける寄生MOSFETの解析
- SOIデバイスの研究開発動向
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- LSAとSpike-RTAの組み合わせによる極浅接合形成技術(プロセス科学と新プロセス技術)
- 中性 trap 生成の解析に基づいた新しいゲート酸化膜破壊モデルの提案
- 電流ストレスによりSi熱酸化膜界面近傍に生成された中性trap密度の評価手法の提案
- 電流ストレスによりSi熱酸化膜界面近傍に生成された中性trap密度の評価手法の提案
- ベリッドチャネル形nMOSFETによるソース/ドレーン対称構造のフラッシュメモリセル(ディープサブミクロンMOSトランジスタ技術小特集)
- ディープサブミクロン領域におけるACホットキャリヤ劣化寿命予測シミュレーション(ディープサブミクロンMOSトランジスタ技術小特集)
- デバイス/回路シミュレータの結合
- 3.3V単一電源、16MビットDINOR型フラッシュメモリ
- DINORフラッシュメモリの動向
- 3V単一電源DINOR型フラッシュメモリ
- ハイブリッドトレンチ分離SOIデバイスにおけるボディ電位制御技術(半導体Si及び関連材料・評価)
- SOIを用いたキャパシタレス・ツイントランジスタRAM(TTRAM)(プロセッサ, DSP, 画像処理技術及び一般)
- SOIを用いたキャパシタレス・ツイントランジスタRAM (TTRAM)(プロセッサ, DSP, 画像処理技術及び一般)
- SOIを用いたキャパシタレス・ツイントランジスタRAM (TTRAM)(プロセッサ, DSP, 画像処理技術及び一般)
- SOIを用いたキャパシタレス・ツイントランジスタRAM (TTRAM)(プロセッサ, DSP, 画像処理技術及び一般)
- Wide-rangeバックバイアス制御を可能にする低電力・高性能Silicon on Thin BOXデバイス技術(IEDM特集(先端CMOSデバイス・プロセス技術))
- 閾値電圧制御を用いた低電圧SOICMOSデバイス技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 閾値電圧制御を用いた低電圧SOICMOSデバイス技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 高速・高周波動作SOIデバイス技術 (特集 IT社会に貢献する半導体)
- A-7-12 多結晶シリコン薄膜トランジスタの特性バラツキを利用した人工指紋デバイスの提案
- 人工指紋デバイス : ロジックLSI互換プロセスで作成した多結晶シリコンTFTによるセキュリティーの作りこみ
- 65nmノード歪みpMOSFETのホール伝導における全応力の効果の検証(プロセス・デバイス・回路シミュレーション及び一般)
- チャネルnMOS移動度のストレスライナー膜による影響(プロセス・デバイス・回路シミュレーション及び一般)
- 回路およびデバイス工夫による極低電圧動作SRAMの実現 : 非対称MOSFETおよびフォワードボディーバイアス技術を用いた0.5V 100MHz PD-SOI SRAMの開発(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- MOSFETフリッカ雑音のばらつきのバイアス依存性
- MOSFETフリッカ雑音のばらつきのバイアス依存性
- SOIウェーハの表面欠陥評価とそのデバイス特性への影響
- High-k/メタルゲートMOSFETのしきい値電圧の温度依存性(シリコン関連材料の作製と評価)
- 相変化メモリのリセット特性のモデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 相変化メモリのリセット特性のモデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路・シミュレーション及び一般)
- 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100mm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 方向のチャネルをもつ高性能微細MOSFET
- UV-O_2酸化を用いた低温ゲート酸化膜形成
- UV-O_2酸化を用いた低温ゲート酸化膜形成
- RFアナログ/超高速ディジタル混載用高性能SOIトランジスタ技術 (特集 半導体プロセス技術のイノベーション)
- 歪みシリコン技術とSOI MOSFET (特集 半導体製造工程を変革する新プロセス技術) -- (最新トピックス1 新プロセス/新材料の導入)
- フィールドシールド分離によるSOI/CMOSデバイス技術
- High-k/ メタルゲートMOSFETのしきい値電圧の温度依存性
- 超低電力LSIを実現する薄膜BOX-SOI(SOTB)CMOS技術(SOIテクノロジ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 超低電力LSIを実現する薄膜BOX-SOI(SOTB)CMOS技術(SOIテクノロジ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 完全空乏型Silicon-on-Thin-BOX (SOTB) MOSトランジスタにおけるドレイン電流ばらつき(SOIテクノロジ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 完全空乏型Silicon-on-Thin-BOX (SOTB) MOSトランジスタにおけるドレイン電流ばらつき(SOIテクノロジ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 完全空乏型Silicon-on-Thin-BOX (SOTB) SRAMセルの電源電圧0.4Vにおけるセル電流ばらつき低減(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 完全空乏型Silicon-on-Thin-BOX (SOTB) SRAMセルの電源電圧0.4Vにおけるセル電流ばらつき低減(低電圧/低消費電力技術,新デバイス・回路とその応用)