3次元配線容量シミュレーションに基づいたサブ100mm世代eSRAMのスケーリングの検討(<特集>プロセス・デバイス・回路シミュレーション及び一般)
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概要
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50,70,100nmの各テクノロジーノードにおけるembedded SRAMのメモリセルのスケーリングメリットをビット線遅延時間の観点からシミュレーションを用いて検討した。スケーリングの方針として、ITRS(International Technology Roadmap of Semiconductors)を参考にして、トランジスタの飽和電流は各テクノロジーノードで一定とし、寄生容量と電源電圧を低減することで高速化を図ることにした。シミュレーションにあたり、SRAMのメモリセルの3次元構造を考慮してビット線とワード線の寄生容量を抽出し、回路シミュレーションに反映させた。70nmテクノロジーノードまでは、今までと同程度のスケーリングメリットが得られたが、50nmテクノロジーノードでは、単位セルあたりのビット線容量がアクセストランジスタのゲートオーバーラップ容量に匹敵する大きさになるため、ビット線容量のみ小さくしてもスケーリングメリットが小さくなることがわかった。
- 社団法人電子情報通信学会の論文
- 2002-09-23
著者
-
新居 浩二
三菱電機(株)
-
井上 靖朗
三菱電機(株)
-
石川 清志
三菱電機(株)ULSI開発研究所
-
井上 靖朗
(株)ルネサステクノロジ先端デバイス開発部
-
井上 靖朗
(株)ルネサステクノロジ
-
新居 浩二
ルネサステクノロジー
-
牧野 博之
(株)ルネサステクノロジ製品技術本部設計技術統括部
-
国清 辰也
三菱電機(株)ULSI技術開発センター
-
石川 清志
株式会社ルネサステクノロジ
-
塚本 康正
株式会社ルネサステクノロジ
-
牧野 博之
ルネサステクノロジ
-
岩出 秀平
大阪工業大学情報科学部コンピュータ科学科
-
岩出 秀平
三菱電機(株)システムlsi開発研究所
-
塚本 康正
ルネサスエレクトロニクス株式会社
-
新居 浩二
ルネサステクノロジ
-
塚本 康正
三菱電機(株)システムLSI事業化推進センター
-
牧野 博之
三菱電機(株)システムLSI事業化推進センター
-
石川 清志
ルネサステクノロジ
-
国清 辰也
株式会社ルネサステクノロジ生産本部
-
石川 清志
三菱電機(株)ulsi技術開発センター
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