キャッシュ内蔵SDRAMのレイテンシを短縮できるメモリコントローラの提案(プロセッサ, DSP, 画像処理技術及び一般)
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概要
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キャッシュ内蔵SDRAMのレイテンシを短縮するメモリコントローラを提案した。本コントローラはアドレスアライメント制御ブロックおよびダミーキャッシュ制御ブロックから構成される。ベンチマークプログラムによる性能評価を行った結果、標準SDRAMのセンスアンプをキャッシュメモリとして利用するセンスアンプキャッシュ制御方式と比較し、レイテンシを最大25%短縮でき、プログラム実行時間を最大13%短縮できることを確認した。また、0.18-μm CMOSテクノロジを想定し、本コントローラのゲート規模を評価した。その結果、電源電圧1.8V時に、動作周波数133MHzを実現する本コントローラのゲート規模は9.2kゲートとなった。
- 社団法人電子情報通信学会の論文
- 2005-10-13
著者
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