ギガビットDRAM用高データレート回路技術
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概要
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ギガビットDRAMのバースト動作サイクル時間を短縮するため、分散型サブアレー制御方式を提案した。この方式では、各サブアレーが入出力回路部とは独立に動作し、入出力回路部とサブアレーの動作タイミングの違いは、セルフタイミング回路により補う。これにより、内部パスの配線遅延の影響を除去し、さらに列選択線の駆動時の不必要なタイミングマージンを除去して、サイクル時間を25%短縮した。また、高速データ伝送のために、階段波出カバッファ回路を提案し、最悪条件のノイズマージンを倍以上に拡大した。これらの回路技術を検証するため、1ギガビットDRAMを0.16μmプロセスを用いて試作し、電源電圧1.5Vで440Mバイト/秒のデータレートを得た。
- 社団法人電子情報通信学会の論文
- 1995-07-27
著者
-
大倉 理
(株)日立製作所 中央研究所
-
青木 正和
日立製作所半導体事業部
-
田中 均
日立超LSIシステムズ
-
堀口 真志
(株)日立製作所半導体事業部
-
中込 儀延
(株)日立製作所半導体事業部
-
堀口 真志
日立製作所中央研究所
-
中込 儀延
株式会社 日立製作所 半導体事業部
-
中込 儀延
日立製作所中央研究所
-
関口 知紀
株式会社日立製作所中央研究所
-
阪田 健
日立製作所中央研究所
-
関口 知紀
日立製作所中央研究所
-
加賀 徹
日立製作所中央研究所
-
大倉 理
日立製作所中央研究所
-
阪田 健
(株)日立製作所中央研究所
-
坂田 健
(株)日立製作所 中央研究所
-
関口 知紀
(株)日立製作所中央研究所
-
加賀 徹
日立製作所 中央研究所
-
青木 正和
日立製作所中央研究所
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