基板/酸化膜および酸化膜/ゲート界面の微細構造制御による酸化膜信頼性の向上
スポンサーリンク
概要
- 論文の詳細を見る
CMOSやFLASHメモリ等の次世代半導体の信頼性を確保しつつ, 更なる高速化, 低電力化及び高集積化を達成するためには, ゲート酸化膜信頼性の向上が必須な課題である.MOSFET構造におけるゲート酸化膜は, 基板/酸化膜界面, 酸化膜, 酸化膜/ゲート電極界面の三つの構成要素からなる. 従って, 酸化膜信頼性を議論するためには, これらの三つの構成要素をそれぞれ制御する必要がある. 本報告では, (1)密閉式洗浄ーロードロック酸化装置による一貫ゲート酸化膜形成技術, および(2)超薄膜CVD技術を用いたゲート電極構造制御技術, を用いて上記二つの界面を制御した実験において, 酸化膜信頼性が向上した結果について述べる.
- 社団法人電子情報通信学会の論文
- 1997-07-25
著者
-
大倉 理
(株)日立製作所 中央研究所
-
由上 二郎
(株)日立製作所 中央研究所
-
峰 利之
(株)日立製作所中央研究所
-
糸賀 敏彦
(株)日立製作所 中央研究所
-
由上 二郎
(株)半導体先端テクノロジーズ(selete)
-
由上 二郎
ルネサス テクノロジ
-
峰 利之
日立製作所中央研究所
関連論文
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 低しきい値pMISFETに向けたAl_2O_3を堆積させたHfO_2ゲート絶縁膜のアニールプロセスの検討(レギュラーセッション,ゲート絶縁薄膜,容量膜,機能膜及びメモリ技術)
- 化学増幅型レジストに及ぼす窒化シリコン膜表面水酸基の影響
- 低接触抵抗のポリシリコン選択ダイオードを用いた相変化メモリの低コスト化技術(固体メモリおよび一般)
- 低接触抵抗のポリシリコン選択ダイオードを用いた相変化メモリの低コスト化技術(固体メモリ及び一般)
- フェルミピニングによるpoly-Si電極の仕事関数制御と低電力用CMOSFET特性の向上(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- poly-Si電極における仕事関数変調とそのデバイスインパクト : SiON/poly-Si界面の微量Hfの効果(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 高誘電体酸化物 / シリコン界面の創りこみ技術
- モバイル機器用高密度オンチップメモリーSESO
- 極薄ポリSiを用いたスケーラブルメモリSESO
- ナノドット不揮発性メモリMEID
- C-11-3 SESO:低電力システムLSI向け大容量メモリの提案
- Gate-Overlapped LDD構造による低温Poly-Si TFTの高信頼化技術
- 低接触抵抗ポリSiダイオード駆動の4F^2クロスポイント型相変化メモリ(低電圧/低消費電力技術、新デバイス・回路とその応用)
- 原材料に起因したHf酸化膜中メタル不純物の分析とTDDB寿命への影響
- HfSiON high-kゲート形成プロセスによるBTストレス中のV_安定性改善(プロセスクリーン化と新プロセス技術)
- 低リーク、高移動度HfSiONゲートを実現する界面制御技術(プロセスクリーン化と新プロセス技術)
- Dual-core-SiON技術を活用したhp65-SoC LOP向けOI-SiNゲート絶縁膜(IEDM(先端CMOSデバイス・プロセス技術))
- Dual-core-SiON 技術を活用したhp65-SoC LOP向けOI-SiNゲート絶縁膜
- HfSiON絶縁膜を用いたメタルゲートCMOSプロセスの検討
- CMOS用極薄SiONゲート絶縁膜のn/p独立チューニング(先端CMOSデバイス・プロセス技術)
- フルシリサイドゲートトランジスタ閾値のゲート長依存性(半導体Si及び関連材料・評価)
- ポリシリコンTFTのパルス電圧ストレスによる劣化機構
- 定常/過渡電流分離法を用いたMOSキャパシタ劣化機構解明
- 過渡電流および定常電流を用いたMOSキャパシタ劣化機構解明
- 基板/酸化膜および酸化膜/ゲート界面の微細構造制御による酸化膜信頼性の向上
- ギガビットDRAM用高データレート回路技術
- レーザーアニールによる不純物活性化とSiデバイス応用
- Si_3N_4/Si-rich Nitride(SRN)/Si_3N_4積層膜の電子捕獲特性(ゲート絶縁膜、容量膜、機能膜及びメモリ技術)
- 一括加工による強誘電体キャパシタの形成とその特性
- 定常/過渡電流分離法を用いたMOSキャパシタ劣化機構解明
- 基板/酸化膜および酸化膜/ゲート界面の微細構造制御による酸化膜信頼性の向上
- poly-Si電極における仕事関数変調とそのデバイスインパクト : SiON/poly-Si界面の微量Hfの効果(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- NBTIから考えるSiONゲート絶縁膜のスケーラビリティ(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- 配線工程におけるウエハ裏面Cu汚染のデバイス信頼性に与える影響
- 半導体製造プロセスにおけるCu汚染によるデバイス信頼性劣化とそのメカニズム
- 最近の展望 シリコンプロセス・デバイスにおける新材料の導入
- 128Mbit単一電子メモリー
- 128Mbit単一電子メモリ
- 128Mbit単一電子メモリ
- 低接触抵抗ポリSiダイオード駆動の4F^2クロスポイント型相変化メモリ(低電圧/低消費電力技術、新デバイス・回路とその応用)
- 低コストと高速データ転送を実現するポリSi MOSトランジスタ駆動の相変化メモリ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 低コストと高速データ転送を実現するポリSi MOSトランジスタ駆動の相変化メモリ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 3次元積層を可能にするPoly-Siトランジスタ駆動の相変化メモリ(プロセス・デバイス・回路シミュレーション及び一般)
- ボロンドープトシリコン膜の成膜モデルとホール内膜厚分布シミュレーション
- 3次元積層を可能にする Poly-Si トランジスタ駆動の相変化メモリ
- 4F^2のポリシリコンダイオードで駆動する微細化に優れた3Dチェインセル型相変化メモリ(不揮発メモリ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 4F^2のポリシリコンダイオードで駆動する微細化に優れた3Dチェインセル型相変化メモリ(不揮発メモリ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- モノリシック光源に向けたゲルマニウム発光素子の研究(窒化物及び混晶半導体デバイス,及び一般)
- モノリシック光源に向けたゲルマニウム発光素子の研究(窒化物及び混晶半導体デバイス,及び一般)
- モノリシック光源に向けたゲルマニウム発光素子の研究(窒化物及び混晶半導体デバイス,及び一般)