フェルミピニングによるpoly-Si電極の仕事関数制御と低電力用CMOSFET特性の向上(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
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概要
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high-k/poly-Siゲート界面のフェルミレベルピニング現象が低電力CMOSFETの性能に及ぼす影響を評価した。フェルミレベルピニングによるしきい電圧V_<th>の増大は、低電力デバイスのV_<th>調整の結果、基板不純物濃度N_<sub>を減少させるため、キャリアの移動度向上によって駆動電流を増大し、GIDLを抑制させる。また、フェルミレベルピニングによる実効的なゲート仕事関数の変化は、バリア高さの増大と、ゲート絶縁膜に及ぼされる電界の緩和によって、ゲートリーク電流を減少させる。以上の効果を、65nm世代のLSTP(low stand-by power)とLOP (low operation power)デバイスに適用することで、通常のSiONゲート絶縁膜を凌駕するFET特性を実現することができた。この結果は、high-kゲート絶縁膜を導入するメリットが、EOTスケーリングよりもむしろ、ゲートの実効的な仕事関数変化にあることを示す。
- 社団法人電子情報通信学会の論文
- 2006-06-14
著者
-
林 岳
(株)ルネサステクノロジ ウェハプロセス技術統括部
-
林 岳
(株)ルネサステクノロジ
-
嶋本 泰洋
(株)日立製作所中央研究所
-
米田 昌弘
(株)ルネサステクノロジ
-
井上 真雄
(株)ルネサステクノロジ生産技術本部ウエハプロセス技術統括部プロセス開発部
-
由上 二郎
(株)ルネサステクノロジ
-
水谷 斉治
(株)ルネサステクノロジ
-
由上 二郎
(株)日立製作所 中央研究所
-
由上 二郎
(株)半導体先端テクノロジーズ(selete)
-
井上 真雄
(株)ルネサステクノロジ
-
由上 二郎
ルネサス テクノロジ
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