定常/過渡電流分離法を用いたMOSキャパシタ劣化機構解明
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概要
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MOSデバイスの信頼性向上のため、MOSキャパシタ劣化機構を解析した。一般に、MOSキャパシタに電圧を印加すると、定常電流に加え過渡電流が流れる。われわれは、これらの電流を分離し、それぞれの解析を行った。その結果、MOSキャパシタにファウラー・ノルドハイムストレスを印加すると定常電流・過渡電流共に増加することを確認した。さらに、これら電流が、ストレス印加時の注入正孔量に強く相関することを見出した。
- 社団法人電子情報通信学会の論文
- 1998-07-23
著者
-
大倉 理
(株)日立製作所 中央研究所
-
由上 二郎
(株)日立製作所 中央研究所
-
由上 二郎
(株)半導体先端テクノロジーズ(selete)
-
山田 兼一
(株)日立製作所中央研究所
-
山田 廉一
(株)日立製作所 中央研究所
-
由上 二郎
ルネサス テクノロジ
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