Gate-Overlapped LDD構造による低温Poly-Si TFTの高信頼化技術
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概要
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自己整合プロセスを用いて作製したGate-Overlapped LDD(GOLD)構造を有する低温poly-Si TFTの性能およびDC/ACストレス信頼性を詳細に解析した。本研究で作製したGOLD TFTは, Single Drain TFT並みの性能を有し, その素子寿命はLDD TFTより2桁以上長いことを明らかにした。これは, n^-領域上部にオーバーラップしたゲート電極によりn^-領域の寄生抵抗を低減できるためと, Drain Avalanche Hot Carrier(DAHC)ストレスにより発生した固定電荷やトラップの影響をスクリーニングできるためである。特に, LDD TFTで見られるn^-濃度増加によるACストレス時の劣化促進は, GOLD構造により抑制可能であり, GOLD TFTが高性能高速回路動作に適したデバイスであることを示した。
- 社団法人電子情報通信学会の論文
- 2001-12-13
著者
-
大倉 理
(株)日立製作所 中央研究所
-
後藤 康
(株)日立製作所中央研究所
-
田井 光春
(株)日立製作所中央研究所
-
芝 健夫
(株)日立製作所中央研究所
-
後藤 康
(株)日立製作所 中央研究所
-
豊田 善章
(株)日立製作所 中央研究所
-
糸賀 敏彦
(株)日立製作所 中央研究所
-
栗谷川 武
(株)日立製作所 中央研究所
-
田井 光春
日立製作所中央研究所
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